JPS61224524A - ル−プ式デ−タ伝送システムにおける折返しテスト検出／転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一本の伝送路で複数の端局を接続して構成す
るループ式データ伝送に関し、特に折返しテストを制御
する折返しテスト検出／転送回路に関する。

〔従来の技術〕

従来、この種のデータ伝送システムはループ状伝送路の
同期を制御する１つのループ同期制御局と複数の従属局
とから構成されるのが一般的である。このようなシステ
ムにおいて、従来の折返しテスト制御は受信データより
テストビットを検出し、このテストビットをそのまま送
信データに乗せ換えて転送し、受信局内部におけるテス
トビットの処理も同時に行っていたので、自局の発した
折返しテスト指示が順々にループに接続されている端局
を中継して自局に返ってくるが、この自局では折返しテ
スト指示が自局で発したものか、それとも他局からの指
示なのかを区別することができず、この時自局は折返し
テスト指示を受けたと判定して折返しテスト状態となり
、テスト状態がループ内にいつまでも残ることになる。

これを防止する対策として、折返しテスト指示層におい
てのみテストビットを監視する方式を採用し、折返しテ
スト指示を受信しても自局で発したものであると判断し
て折返しテスト状態にならないようにしている。

〔発明が解決しようとする問題点〕

上述した従来の折返しテスト制御は、折返しテスト指示
層においてのみテストビットを監視しているので、シス
テムの立上げ時に偶然テストビットの位置にテスト状態
の情報が誤まって乗ってしまうと、ループ内のどの局も
折返しテスト指示を出していないのにテスト状態がいつ
までも継続するという欠点がある。

〔問題点を解決するための手段〕

本発明の目的は、ループ式データ伝送システムにおける
折返しテスト制御において、上述のような欠点を生じな
いようにするための折返しテスト検出／転送回路を提供
することにある。

本発明は、一本の伝送路に複数の端局が接続されて構成
されるループ式データ伝送システムにおいて折返しテス
ト指示層においてのみテストビットを監視することによ
り折返しテストを制御する折返しテスト検出／転送回路
において、受信データよりテストビットを検出する検出
回路と、自局のテストスイッチ状態を記憶するスイッチ
状態記憶回路と、前記のテストビットとスイッチ状態を
比較１選択する比較・選択回路と、この比較・選択回路
よりの指示によりテストビットを一定周期で一定時間非
テスト状態にするテストビット改造回路と、前記比較・
選択回路よりの指示によりテストビットを前記の状態か
ら修正するテストビット修正回路とを備えることを特徴
としている。

〔実施例〕

次に、本発明の実施例を図面を参照して説明する。実施
例を説明するにあたり、本発明が適用されるループ式デ
ータ伝゛送システムの構成を第１図に基づいて説明する
。ループ式データ伝送システムは、ループ同期制御局１
と従属同期層２，３゜４とから構成されている。これら
同期制御局と従属同期層とは信号線５１コよりループ状
に接続されており、各局には端末装置６．７．８．９が
それぞれ接続されている。また、各局にはバイパス回路
１０．１１．１２．１３が設けられている。第２図は、
このようなループ式データ伝送システムのループ同期制
御局１のブロック図である。図において、人力信号線５
に接続された受信制御回路（Ｒ−ＣＯＮＴ）１４は端末
受信インタフェース回路（ＲＤＴＥ　　Ｃ０ＮＴ）１７
へ信号の分配を行う。また人力信号線５に接続された受
信タイミング制御回路１６（Ｒ−ＴＩＭ）は受信タイミ
ング信号を再生する。再生された受信タイミング信号は
、受信制御回路１４とループ同期制御回路（ＬＯＯＰ−
３ＹＮＣ）１５とに与えられる。受信制御回路１４の出
力はループ同期制御回路１５と本発明に係る折返しテス
ト検出／転送回路（ＴＥＳＴ）１９に供給される。ルー
プ同期制御回路１５で遅延補正、送信フォーマットの発
生およびデータの乗せ換えを行い、折返しテスト検出／
転送回路１９でテストビットの検出、テストビットの改
造・修正およびスイッチ状態との比較・選択を行う。

折返しテスト検出／転送回路１９の出力はフラグ設定回
路（ＦＬＡＧ）２１．端末受信インタフェース回路１７
および端末送信インタフェース回路（ＳＤ　Ｔ　Ｅ　　
ＣＯＮ　Ｔ　）　２２に送られる。折返しテスト検出／
転送回路１９からの折返しテスト指示の信号が端末受信
インタフェース回路１７と端末送信インタフェース回路
２２に伝わり、これらインタフェース回路に接続される
端末装置（図示せず）よりのデータが端末送信インタフ
ェース回路２２から端末受信インタフェース回路１７へ
直接送られ、折返しテスト状態となる。送信タイミング
制御回路（Ｓ−ＴＩＭ）１８の出力はループ同期制御回
路１５と送信制御回路（Ｓ−ＣＯＮＴ）２０へ分配され
る。

ループ同期制御回路１５の出力はフラグ設定回路２１の
出力と共に送信制御回路２０へ送られる。送信制御回路
２０は端末送信インタフェース回路２２と接続され、端
末装置よりのデータをフレームフォーマットの中に挿入
し、出力信号線５へ送出する。第３図は、本発明に係る
折返しテスト検出／転送回路１９の構成を示す回路ブロ
ック図である。この折返しテスト検出／転送回路は、受
信制御回路１４から入力される受信データよりテストビ
ットを検出する検出回路２３と、自局、本実施例の場合
にはループ同期制御局１のテストスイッチ状態を記憶す
るスイッチ状態記憶回路２４と、検出回路２３により検
出されたテストビットとスイッチ状態記憶回路２４のス
イッチ状態を比較１選択する比較・選択回路２５と、こ
の比較・選択回路よりの指示により、検出回路２３で検
出されたテストビットに一定周期の割合で強制的に非テ
スト状態を作り出して、すなわち改造して送信するテス
トビット改造回路と、比較・選択回路２５よりの指示に
より、検出回路２３で検出されたテストビットがテスト
ビット改造回路２７により一定周期の割合で強制的に非
テスト状態となっているのをテストビット改造回路２７
で非テスト状態としている時間よりも充分に長い時間で
修正をして元のテスト状態の信号に直すテストビット修
正回路２６とを備えている。

以上のような構成の折返しテスト検出／転送回路におい
て、ループ同期制御局１が折返しテスト指示層となって
いる場合には、検出回路２３は受信制御回路１４からの
出力信号よりテストビットを検出して、比較・選択回路
２５とテストビット改造回路２７に送る。比較・選択回
路２５は検出回路２３とスイッチ状態記憶回路２４より
の信号を比較し、スイッチ状態記憶回路２４よりの信号
がＯ”の時つまりテスト状態でないときに検出回路２３
から改造されていないテストビット（通常のテストビッ
ト）が来た場合、テストビット改造回路２７およびテス
トビット修正回路２６へはテストビットをそのまま通す
様に指示を出す。このようにループ同期制御局１が折返
しテスト中でない場合において、正常な状態では、伝送
路上には改造されていないテストビットが乗ることとな
る。

折返しテスト中でないときに検出回路２３から改造され
たテストビットが来た場合には、比較・選択回路２５は
スイッチ状態記憶回路２４よりの信号“０″を参照して
、検出されたテストビットはシステム立上げ時に発生す
る不正テストビットであると判断して、テストビット修
正回路２６へは修正する指示を、テストビット改造回路
２７へはそのまま通す指示をそれぞれ与える。テストビ
ット修正回路２６は、前記指示に基づいてテストビット
の非テスト状態を元のテスト状態に直す。したがって、
不正テストビットによってループ同期制御局１がテスト
状態になることはない。

ループ同期制御局１が折返しテスト中の場合に、検出回
路２３から改造されていないテストビット、すなわち通
常のテストビットが来ると、比較・選択回路２５ではス
イッチ状態記憶回路２４よりのテスト状態を示す信号“
１′″を参照して、ループ内のある従属同期局が故障し
ていると判定し、テストビット修正回路２６へはそのま
ま通す指示を、テストビット改造回路２７へは改造する
指示をそれぞれ与える。

折返しテスト中に検出回路２３から改造されたテストビ
ットが来た場合、比較・選択回路２５ではスイッチ状態
記憶回路２４よりのテスト状態を示す信号“１″を参照
して、テストビット修正回路２６へは非テスト時の動作
をする指示を、テストビット改造回路２７へは改造する
指示をそれぞれ与える。このようにループ同期制御局か
ら発した折返しテスト指示がループに接続されている従
属同期局を中継して自局に返ってきた場合、テストビッ
ト修正回路２６に非テスト時の動作をさせることによっ
て、制御局が折返しテスト状態にならないようにしてい
る。

以上のように、本実施例によれば、システムの立上げ時
に偶然テストビットの位置にテスト状態の情報が誤まっ
て乗ってしまったような場合に、テスト状態がいつまで
も継続するという状態の発生を防止することができる。

なお、以上の実施例では、ループ同期制御局が折返しテ
スト指示層となった場合について説明したが、従属同期
局が折返しテスト指示層となる場合にも同様に本発明を
適用′することができる。

〔発明の効果〕

以上説明したように本発明は、システム立上げ時に発生
する不正テストビットを適切に削除でき、ループ伝送路
内に同じデータが回り続けることを防止することが可能
である。さらに折返しテスト中は伝送路上には改造され
たテストビットが乗っているので、通常のテストビット
が乗っていたらループ内のある局が故障していると判定
することが可能となる。

【図面の簡単な説明】

第１図は本発明が適用されるループ式データ伝送システ
ムの構成図、 第２図はループ同期制御局のブロック図、第３図は本発
明の一実施例を示すブロック図である。 １・・・・・・・・・ループ同期制御局２〜４・・・従
属同期局 ５・・・・・・・・・ループ状伝送路 ６〜９・・・端末装置 １０〜１３・・・バイパス回路 １４・・・・・・・・・受信制御回路 １５・・・・・・・・・ループ同期制御回路１６・・・
・・・・・・受信タイミング制御回路１７・・・・・・
・・・端末受信インタフェース回路１８・・・・・・・
・・送信タイミング制御回路１９・・・・・・・・・折
返しテスト検出／転送回路２０・・・・・・・・・送信
制御回路 ２１・・・・・・・・・フラグ設定回路２２・・・・・
・・・・端末送信インタフェース回路２３・・・・・・
・・・検出回路 ２４・・・・・・・・・スイッチ状態記憶回路２５・・
・・・・・・・比較・選択回路２６・・・・・・・・・
テストビット修正回路２７・・・・・・・・・テストビ
ット改造回路代理人　弁理士　岩　佐　義　幸 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）一本の伝送路に複数の端局が接続されて構成され
   るループ式データ伝送システムにおいて折返しテスト指
   示局においてのみテストビットを監視することにより折
   返しテストを制御する折返しテスト検出／転送回路にお
   いて、受信データよりテストビットを検出する検出回路
   と、自局のテストスイッチ状態を記憶するスイッチ状態
   記憶回路と、前記のテストビットとスイッチ状態を比較
   、選択する比較・選択回路と、この比較・選択回路より
   の指示によりテストビットを一定周期で一定時間非テス
   ト状態にするテストビット改造回路と、前記比較・選択
   回路よりの指示によりテストビットを前記の状態から修
   正するテストビット修正回路とを備えることを特徴とす
   るループ式データ伝送システムにおける折返しテスト検
   出／転送回路。