JPS61222347A - 符号蓄積装置 - Google Patents
符号蓄積装置Info
- Publication number
- JPS61222347A JPS61222347A JP61064078A JP6407886A JPS61222347A JP S61222347 A JPS61222347 A JP S61222347A JP 61064078 A JP61064078 A JP 61064078A JP 6407886 A JP6407886 A JP 6407886A JP S61222347 A JPS61222347 A JP S61222347A
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- Japan
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- memory
- serial
- code
- code word
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は符号蓄積装置、更に詳しく言えば不等長符号語
を比較的簡単な手段に−より蓄積する装置に関する。
を比較的簡単な手段に−より蓄積する装置に関する。
ファクシミリ等において不等長符号語を一定の速度で伝
送路へ送出する手段として、従来２通り知られている。
送路へ送出する手段として、従来２通り知られている。
即ち、第１の手段は第１図に示すようにマイクロコンピ
ュータ１のような凡例処理装置に接続されたシステムバ
ス２から、信号線３を通して、任意のタイミングでＦＩ
ＦＯメモリ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ
） ４に符号語が書込まれる。ＦＩＦＯ４に書込み可能
が否かは信号線６を監視することにより判定する。ＦＩ
ＦＯ４は、一種のバッファメモリであり、一定の速度
で信号線５に符号語を送出する。その符号語は変復調器
（ＭＯＤＥＭ）７を通して変調され、伝送路８へ送出さ
れる。
ュータ１のような凡例処理装置に接続されたシステムバ
ス２から、信号線３を通して、任意のタイミングでＦＩ
ＦＯメモリ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ
） ４に符号語が書込まれる。ＦＩＦＯ４に書込み可能
が否かは信号線６を監視することにより判定する。ＦＩ
ＦＯ４は、一種のバッファメモリであり、一定の速度
で信号線５に符号語を送出する。その符号語は変復調器
（ＭＯＤＥＭ）７を通して変調され、伝送路８へ送出さ
れる。
一方、第２の手段として第２図に示すように上記のＦＩ
ＦＯ４のかわりにメモリ１２に蓄積する。
ＦＯ４のかわりにメモリ１２に蓄積する。
そして、一定の速度で信号線５に符号語を送出するパラ
レル／シリアル変換手段９が、ある一定のビット数読出
された時に、メモリ１２から次の符号語を読出すことを
要求する信号１１を出し、信号線１０を通して、上記の
メモリ１２から読出された信号をパラレル／シリアル変
換手段９を書込む。この構成は、メモリとしてＲＡＭの
ように安価なデバイスを従用できるので大容量化が容易
である長所がある。
レル／シリアル変換手段９が、ある一定のビット数読出
された時に、メモリ１２から次の符号語を読出すことを
要求する信号１１を出し、信号線１０を通して、上記の
メモリ１２から読出された信号をパラレル／シリアル変
換手段９を書込む。この構成は、メモリとしてＲＡＭの
ように安価なデバイスを従用できるので大容量化が容易
である長所がある。
上記第１の手段は構成は単純という長所を持つが、ＦＩ
ＦＯが高価なため、大容量化が難しい欠点がある。
ＦＯが高価なため、大容量化が難しい欠点がある。
又、第２の手段は符号語が不等長符号である場合には、
符号語の切目と上記メモリ１２の切目とが必らずしも一
致しないので、マイクロコンピュータ１のソフトウェア
により、符号語の編集が必要となる。このため、ソフト
ウェアの処理量が増加して、実時間で動作することが困
難となる問題点がある。
符号語の切目と上記メモリ１２の切目とが必らずしも一
致しないので、マイクロコンピュータ１のソフトウェア
により、符号語の編集が必要となる。このため、ソフト
ウェアの処理量が増加して、実時間で動作することが困
難となる問題点がある。
本発明の目的は、第２図の構成を基”本としながら、不
等長符号を扱かう場合にもソフトウェアの処理量の少な
い符号蓄積装置を実現することである。
等長符号を扱かう場合にもソフトウェアの処理量の少な
い符号蓄積装置を実現することである。
上記目的を達成するため１本発明は１ビットずつ書込ま
れ、ある一定のビット数に達っした時に読出しを要求す
るシリアル／パラレル変換手段を通した後に、メモリに
符号語を書込むことにより。
れ、ある一定のビット数に達っした時に読出しを要求す
るシリアル／パラレル変換手段を通した後に、メモリに
符号語を書込むことにより。
あたかも等長符号語を扱かっているのと同等のソフトウ
ェアの処理量となるように装置を構成することを特徴と
する。
ェアの処理量となるように装置を構成することを特徴と
する。
以下本発明の一実例を第３図に従がい説明する。
同図において、シリアル／パラレル変換装置１３が付加
されていることが、従来例の第２図と異なる。そこで、
この部分のみを説明する。システムバス２からは、任意
のタイミングにより符号語がシリアルに信号線１４へと
送出される。シリアル／パラレル変換手段１３は、ある
一定のビット数に達した時に続出要求信号１５を送出す
る。それにより、信号線１６を通してシリアル／パラレ
ル変換手段１３に蓄積された符号語まメモリ１２へと転
送される。
されていることが、従来例の第２図と異なる。そこで、
この部分のみを説明する。システムバス２からは、任意
のタイミングにより符号語がシリアルに信号線１４へと
送出される。シリアル／パラレル変換手段１３は、ある
一定のビット数に達した時に続出要求信号１５を送出す
る。それにより、信号線１６を通してシリアル／パラレ
ル変換手段１３に蓄積された符号語まメモリ１２へと転
送される。
次に、本発明の特徴であるシリアル／パラレル変換手段
１３を第４図により説明する。即ち、上記の符号語はシ
リアルに信号線１４を通して、シリアル変換手段１３に
入力される。この信号はクロック１７と同期してシフト
レジスタ１８に入力されると同時に、このシフトレジス
タ１８に蓄積された信号は１ビットシフトする。一方、
上記のクロックは、カウンタ１９に入力され、クロック
数が計数される。その計数値ま比較回路２０により比較
され、ある一定値に達つすると続出要求信号１５を出す
。すると、システムバス２から読出信号２１が出され、
シフトレジスタ１８の符号語がシステムバスに送出され
る。同時に読出信号２１はカウンタ１９をクリアするこ
とにより読出要求信号１５をクリアする。
１３を第４図により説明する。即ち、上記の符号語はシ
リアルに信号線１４を通して、シリアル変換手段１３に
入力される。この信号はクロック１７と同期してシフト
レジスタ１８に入力されると同時に、このシフトレジス
タ１８に蓄積された信号は１ビットシフトする。一方、
上記のクロックは、カウンタ１９に入力され、クロック
数が計数される。その計数値ま比較回路２０により比較
され、ある一定値に達つすると続出要求信号１５を出す
。すると、システムバス２から読出信号２１が出され、
シフトレジスタ１８の符号語がシステムバスに送出され
る。同時に読出信号２１はカウンタ１９をクリアするこ
とにより読出要求信号１５をクリアする。
なお、以下の実施形態も本発明に含まれる。
（１）上記の実施例では符号語を送出する場合について
説明したが、受信する場合にも適用できる。
説明したが、受信する場合にも適用できる。
即と、第５図に示すように、伝送路８から送られた符号
語はモデル７を通して復調され、シリアル／パラレル変
換手段２２は入力される。シリアル／パラレル変換手段
２２は、一定のビット数に達すると読出要求信号を出し
、その符号語まメモリ１２へ転送される。次にメモリ１
２に蓄積された信号はパラレル／シリアル変換手段２３
とシリアル／パラレル変換手段とを通して、カウンタ２
５に設定された値だけシフトされ、符号語の切目毎に読
出される。
語はモデル７を通して復調され、シリアル／パラレル変
換手段２２は入力される。シリアル／パラレル変換手段
２２は、一定のビット数に達すると読出要求信号を出し
、その符号語まメモリ１２へ転送される。次にメモリ１
２に蓄積された信号はパラレル／シリアル変換手段２３
とシリアル／パラレル変換手段とを通して、カウンタ２
５に設定された値だけシフトされ、符号語の切目毎に読
出される。
（２）上記の続出要求信号に対し、メモリへ符号語を転
送する手段としては、通常の汎用処理装置の割込を用い
てもよいし、ＤＭＡ （ＤｉｒｅｄｔＭｅｍｏｒｙ Ａ
ｃｃｅｓｓ ）法を用いてもよい。
送する手段としては、通常の汎用処理装置の割込を用い
てもよいし、ＤＭＡ （ＤｉｒｅｄｔＭｅｍｏｒｙ Ａ
ｃｃｅｓｓ ）法を用いてもよい。
（３）続出要求に対し、実際に読出しが行なわれるまで
に比較的長い時間を要する場合には、例えば第４図にシ
フトレジスタ１８の前、又は、後側にバッファメモリを
置いてもよい。
に比較的長い時間を要する場合には、例えば第４図にシ
フトレジスタ１８の前、又は、後側にバッファメモリを
置いてもよい。
以上述べたように、本発明によれば、不等長符号の切目
とメモリの切れ目とが不一致であることにより生ずるソ
フトウェアの編集処理が不要となるため、ソフトウェア
の処理量が大幅に低減し、実時間で動作することが容易
となる。従って、効果は大きい。
とメモリの切れ目とが不一致であることにより生ずるソ
フトウェアの編集処理が不要となるため、ソフトウェア
の処理量が大幅に低減し、実時間で動作することが容易
となる。従って、効果は大きい。
第１，２図は、従来の符号蓄積装置のブロック図、第３
図は本発明による符号蓄積装置一実施例のブロック図、
第４図は本発明の特徴であるシリアル／パラレル変換手
段一実施例の回路図、第５図は本発明の他の実施例にお
ける符号を受信する時の符号蓄積装置のブロック図であ
る。 １・・・マイクロコンピュータ、２・・・システムバス
、３．１４・・・シリアル符号信号線、４・・・ＦＩＦ
Ｏ１１３，２２，２４・・・シリアル／パラレル変換手
段、５・・・シリアル符号読出要求線、６・・・ＦＩＦ
Ｏ入力可能信号線、７・・・モデム、８・・・伝送路、
９，２３・・・パラレル／シリアル変換手段、１０．１
６・・・パラレル符号信号線、１１・・・書込要求信号
線、１２・・・メモリ、１５・・・読出要求信号線、１
７・・・クロック信号線、１８・・・シフトレジスタ、
１９・・・カウンタ、２０・・・比較器、２１・・・読
出信号。
図は本発明による符号蓄積装置一実施例のブロック図、
第４図は本発明の特徴であるシリアル／パラレル変換手
段一実施例の回路図、第５図は本発明の他の実施例にお
ける符号を受信する時の符号蓄積装置のブロック図であ
る。 １・・・マイクロコンピュータ、２・・・システムバス
、３．１４・・・シリアル符号信号線、４・・・ＦＩＦ
Ｏ１１３，２２，２４・・・シリアル／パラレル変換手
段、５・・・シリアル符号読出要求線、６・・・ＦＩＦ
Ｏ入力可能信号線、７・・・モデム、８・・・伝送路、
９，２３・・・パラレル／シリアル変換手段、１０．１
６・・・パラレル符号信号線、１１・・・書込要求信号
線、１２・・・メモリ、１５・・・読出要求信号線、１
７・・・クロック信号線、１８・・・シフトレジスタ、
１９・・・カウンタ、２０・・・比較器、２１・・・読
出信号。
Claims (1)
- １、長さがあらかじめ知ることができない符号語が１ビ
ットずつ書込まれ、ある１定のビット数まで書込まれた
時に読出しを要求するシリアル／パラレル変換手段と、
上記読出された信号を蓄積するメモリと、１ビットずつ
読出され、ある一定のビット数まで読出された時に、上
記メモリに蓄積された信号を書込むことを要求するパラ
レル／シリアル変換手段とを有して構成されたことを特
徴とする符号蓄積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064078A JPS61222347A (ja) | 1986-03-24 | 1986-03-24 | 符号蓄積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064078A JPS61222347A (ja) | 1986-03-24 | 1986-03-24 | 符号蓄積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222347A true JPS61222347A (ja) | 1986-10-02 |
Family
ID=13247691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064078A Pending JPS61222347A (ja) | 1986-03-24 | 1986-03-24 | 符号蓄積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222347A (ja) |
-
1986
- 1986-03-24 JP JP61064078A patent/JPS61222347A/ja active Pending
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