JPS61214715A

JPS61214715A - 静止形反限時継電器

Info

Publication number: JPS61214715A
Application number: JP5173985A
Authority: JP
Inventors: 益雄中島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-15
Filing date: 1985-03-15
Publication date: 1986-09-24
Anticipated expiration: 2009-08-24
Also published as: JPH0667099B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は電力系統の保護を行なう保護継電器に係り、特
にアナログ量である電力系統からの入力電気ｍをこれに
対応したデジタル量に変換し、このデジタル量を用いて
反限時特性を得るようにした静止形反限時継電器に関す
る。

［発明の技術的背景とその問題点］一般にこの種の反限時継電器には　入力電流に関してタ
ップ値の約２０〜２５倍の広いダイナミックレンジが要
求され、かつ下記（ａ　）〜（Ｃ）を実現する必要があ
る。

（ａ）　　タップ値誤差を許容範囲内とする。

（ｂ）　　入力電流の大きさに対応して変化する動作時
間を忠実に実現する。

（Ｃ）　　動作時間誤差を許容使囲内とする。

この様な要求を満たすために、従来のデジタル形反限時
継電器では入力量を１０ビット以上のデジタル量で取扱
うことが必要であり、かつ入力データの更新と演算を高
速で実施する必要があり、ハードおよびソフトの規模が
大きくなっている。

以下、これらの点に関して詳しく述べる。

まず、タップ値誤差は通常±５％以内で規定されており
、２倍のマージンをとって上２゜５％の量子化誤差でタ
ップ値を実現することを考えてみる。いま、フルスケー
ルＦＳを２５倍、入力Ｉｌｌフルスケールに対応するデ
ジタル量をＤとするとＤ／ＦＳ−Ｄ／２５がタップ値相
当の入力電流に対応するデジタル量である。この随が、
１デジツトずれた時の誤差が上２゜５％とすると、より
、［）　−１０００となり、入力を１０００分割する必
要がある。従って、２進数で実現するとすれば、少なく
とも１０ピツト（２”　−１０２４）が必要となる。

次に第８図に示すように入力電流に対応して変化する時
間特性、すなわち反限時特性を忠実に実現するためには
、入力電流を表現するデジタル量を可能な限り大きくし
なければ滑らかな特性が得られない。このことは、電力
系統に複数台設置され、かつ過電流継電方式にて電力系
統を保護する反限時過電流継電器の時間協調をとる上で
重要である。つまり、第９図に示す電力系統において、
電源Ｐに最も近い端子Ｂ１に設置されたリレーＲＹ１と
、これよりも遠い端子Ｂ２に設置されたリレーＲＹ２の
各々の反限時特性Ｔ１とＴ２は、全ての入力電流範囲で
ＴＩ　＞７２となる必要がある。

しかし、第１０図に示す動作時間特性の場合には、図示
Ａ部の特性の肩のところで時間関係が逆転しており時間
協調がとれていない。この時間協調をとるためにはＴ１
とＴ２の整定差を広げることも考えられるが、第９図に
示すリレーＲＹＩ〜ＲＹ４のような多くの反限時継電器
継２！器を用いて時間協調を考える場合は無闇に整定差
を広げられない。そこで、入力電流を細かく分割し時間
特性を滑らかにする方法がとられる。この場合、入力電
流の分割数を決定する要因は入力電流の変化（ΔＩ）に
対する動作時間の変化（ΔＴ）の割合であり、（ΔＴ／
ΔＩ）が大きくなるにつれて必要な分割数がふえる。特
に、（八Ｔ／ΔＩ）が大きな超反限時特性を実用に供す
る形で実現するには、入力を１０ビット以上のデジタル
値で実現する必要がある。

一方、動作時間の許容誤差は大電流入力時が厳しい。つ
まり、入力電流の大きさが大きくなると共に動作時間が
速くなる反限時特性にあっては、動作時間に対する動作
時間の許容誤差の割合が一定であっても、大電流入力時
即ち動作時間が速い場合が許容される時間誤差の絶対値
は小さくなる。

ざらに反限時継電器は、適用される過電流継電方式の必
要性より、小電流域の低速動作領域に対してはかなり大
きな動作時間誤差が許容されるのに対し、大電流域の高
速動作領域に対しては厳しい動作時間誤差しか許容でき
ないのが一般的である。

そこで、高速動作領域での動作時間許容誤差を少なくす
るためには、入力データの更新および処理を高速で実施
する必要がある。具体的な数字で説明すると、１０ｍ５
毎の入力データ更新および処理では１０ｍ５の動作時間
のばらつきは避けられず、２０ｍ５毎では２０ｍ５の動
作時間のばらつきは避けられない。従って、例えば５０
ｍ５±５％の許容誤差内に納めるためには、２倍程度の
マージンをとって２．５ｍＳのデータ更新および処理が
必要である。

し発明の目的］本発明は上記のような事情を考慮して成されたもので、
その目的は入力データを表現するデジタル量のビット長
を短かくし、かつ当該データの更新パターンを入力電気
量の大きさにより決定するごとにより、ハード、ソフト
規模を大きくすることなくタップ値誤差が少なくかつ滑
らかでばらつきの少ない反限時特性を実現することが可
能な静止形反限時継電器を提供することにある。

［発明の概要〕上記目的を達成するために本発明では、電力系統の電気
量に対応した電気量を入力し、この入力電気量に大きさ
の互いに異なった係数を乗じて夫々出力する複数の係数
手段と、これら複数の係数手段からの夫々の出力を時分
割にて入力しこれを基に動作判定を行なって所定の動作
時間特性を得る動作判定手段とから構成され、上記動作
判定手段に入力する係数手段の出力の時分割パターンを
所定の係数手段の出力により決定するようにしたことを
特徴とする。

［発明の実施例］以下、本発明の一実施例を図面を参照して説明する。第
１図は、本発明による静止形反限時継電器の構成例をブ
ロック図で示したものである。第１図において、Ｌは図
示しない補助変流器を介して得られる電力系統の入力電
流の大きさに対応した電気量、１はこの電気ＩＬを入力
とする整流回路、２はこの整流回路１の出力を入力しこ
れを平滑する平滑回路である。また、３１はこの平滑回
路２の出力を入力しこれを０１倍（または１／ｎ１倍）
した大きさの電気量Ｈ（Ｊ）を出力する係数手段として
の第１の増幅（減衰）回路、３２は同様に平滑回路２の
出力を入力しこれを０２倍（または１／ｎ２倍）した大
きさの電気量しく２）を出力係数手段としての第２の増
幅（減衰）回路である。ざらに、４は上記第１および第
２の増幅（減衰）回路３１および３２の夫々の出力を入
力とし、そのいずれか一方を後述するＣＰＵからの選択
信号により選択して出力するマルチプレクサ、５は後述
するＣＰＵからの指令によりマルチプレクサ４のアナロ
グ出力Ｈ（＋）またはしく１）を、これに各々対応した
デジタル出力Ｄ（Ｈ（＋））またはＤ　（Ｌ　（Ｊ　）
　）に変換するＡ／Ｄコンバータ、６はＡ／Ｄコンバー
タ５の出力を入力とじ上記指令信号を送出して反限時特
性を実現するＣＰＵであり、このＣＰＩＪ６には必要と
するソフト用およびデータ用のメモリを夫々備えている
。なお、ここでマルチプレクサ４、Ａ／Ｄコンバータ５
、ＣＰＵ６から動作判定手段を構成している。

第２図は、上記ＣＰＵ６における処理機能の一例をフロ
ーチャートにて示したものである。

図において、まずステップ１０１ではＣＰＬＪ６の周辺
ハードおよびＣＰＵ６の内部を初期化し、α＝１．Ｙ−
０．Ｄ　（Ｈ（Ｊ　）　）　−０，Ｄ　（Ｌ　（Ｌ＞　
）−〇とおく。次にステップ１０２では１＝０としてＣ
ＰＵ６内蔵のタイマに起動をかける。ステップ１０３で
は、Ａ／Ｄコンバータ５の出力をＣＰＵ６で読み込む。

ＣＰＵ６では、この読み込み内“容がＤ　（Ｌ　（Ｊ　
）　）ならばＤ（Ｌ（ｔ））のメモリ内容のみ更新し、
Ｄ（Ｈ（＋））のメモリ内容は更新しないで保持する。

一方、読み込み内容がＤ（Ｈ（Ｊ）ならばＤ（Ｈ（Ｊ）
）のメモリ内容のみ更新し、Ｄ（Ｌ（ｔ））のメモリ内
容は更新しないで保持する。なお、最初はステップ１ｏ
１の初期化でＡ／Ｄコンバータ５の出力は零とされるの
で、Ｄ（Ｌ（ｉ））−Ｄ（Ｈ（ｔ））−０となる。

次に、ステ□ツブ１０４ではαが１か否かを判定し、α
−１の時はステップ１０５へ進む。ステップ１０５では
、ｃｐｕｅからマルチプレクサ４へ第１の増幅（減衰）
回路３１の出力Ｈ（ｚ）を選択出力する指令を出す。ス
テップ１０６ではβ−０とおく□。ステップ１０７では
、ＣＰｔＪ６からＡ／Ｄコンバータ５へ変換開始指令を
与える。Ａ／Ｄコンバータ５はこの変換開始指令を受け
、ＣＰＵ６の処理と独立にかつ並列にＡ／Ｄ変換を実施
する。

茨に、ステップ１０８ではＡ／Ｄコンバータ５の出力の
中で第１の増幅（減衰）回路３１の出力Ｈ’［）に対応
したデジタルｌ’ｏ（Ｈ（Ｌ））が切替判定点り。以上
か−かを判定し、以上の場合はステップ”１０９へ進む
。ステップ１０９では、各々のＤ（Ｈ（Ｌ））の大きさ
に各々対応した加算値Ｙ（８）をデータテーブル等を介
して導出しＹへ加算するステップであり、反限時特性を
実現するためにＤ（Ｈ（ｊ））が大きい程対応するＹ（
１，１）も大きくなる。ステップ１１０ではα−１と置
く。

ステップ１１１ではＹがＹａ以上か否かを判定し、以上
の場合のみステップ１１２へ進んで動作出力を発生し、
第１図に図示していないがＣ０Ｕ６より外部へ動作出力
を選出してしゃ断器トリップ等の保護動作を行なう。ス
テップ１１３では、ステップ１０２でタイマが起動して
からｔｏ時間以上経過したか否かを判定する。ここで、
ｔＯはステップ１０２からステップ１１３に到着するま
での処理時間の最長のバスと、Ａ／Ｄコンバータ５の変
換時開の長い方にマージンを持って決められる。

ステップ１１３での処理が完了したらステップ１０２へ
戻り、再びステップ１０２からの処理を開始する。

次に、かかる静止形反限時継電器の作用について述べる
。なお第３図に、入力’ＲＷｔｉ対Ａ／Ｄコンバータ５
の出力特性を示す。

まず、入力電流１が切替判定点ＤＣ以上の場合、第１図
では第２図に示したフローチャートの上述したステップ
を繰り返すので、例えば、Ｙｏ　−１１１２にて動作出
力を送出する。なお、データ更新のタイムチャートを第
４図に示す。

次に、入力電流がタップ値Ｉ　ｔａｌ）未満の場合につ
いて第２図のフローチャートにより説明する。

まず、起動してからステップ１０１よりステップ１０７
までは先述した通りであり、ステップ１０８でデジタル
１０（Ｈ（ｒ））が切替判定点Ｄａ未満であることを判
定しステップ１２３へ進む。ステップ１２３では、β−
１か否かを判定する。この場合β−０であるのでステッ
プ１２４へ進んでαを１から０１に置き替える。ステッ
プ１２６では、デジタルＩＩＤ（Ｌ（ｔ））がタップ値
１　ｔａｐ以上か否かを判定する。この場合、Ｄ（Ｌ（
ｚ））はステップ１０１で０に初期化されているのでタ
ップ値未満と判定し、ステップ１２８へ進んでＹを０と
置きステップ１１３へ進む。そして、ステップ１１３で
ステップ１０２からの経過時間が’ｔ、時間経過したこ
とを持ってステップ１０２へ戻る。ここで、以上の処理
を終了した時点でのαとβの値について整理すると下記
の通りになる。

α−０，β−０・・・（１）再度ステップ１０２．１０３の処理を行ない、ステップ
１０４でα−１でないことを判定して、ステップ１２１
へ進む。ステップ１０５では、ＣＰＵ６からマルチプレ
クサ４へ増幅（減衰）回路出力Ｌ（ｒ）を選択出力する
指令を出す。ステップ１２２では、βを０から１に置き
替える。ステップ１０７ではＡ／Ｄコンバータ５に変換
開始指令を与え、ステップ１０８でデジタル量Ｄ（Ｈ（
ｊ））がＤｃ未満であることを判定してステップ１２３
へ進む。ステップ１２３では、β−１であることを判定
してステップ１２５へ進みαをＯから１へ置ぎ替える。

ステップ１２６では、デジタルＩＤ（Ｌ（ｘ））がタッ
プ値１　ｔａｐ未満であることを判定してステップ１２
８へ進みＹ−０とおいてステップ１１３へ進み、ｔｏ時
間　゛の経過を確認してステップ１０２へ戻る。ここで
、再度α、βについて整理すると下記の通りになる。

α−１，β−１・・・（２）次に、再度ステップ１０２からステップ１１３の処理を
実施するとα−〇、β−〇となり、（１）式と同一とな
って（１）式以後を繰り返して実施することになる。よ
って、この場合のように入力がタップ値未満のときはデ
ジタルｊｌＤ（Ｌ（ｘ））とＤ（Ｈ（ｚ））をＦＲｆｌ
Ｊｔ口毎に交互に読み込み更新することになる。従って
、例えばｔｎ＝２ｒｒｔｓとするとＤ（Ｌ（１））とＤ
（Ｈ（ｔ））は各々４ｍｓ毎に更新されることになる。

この様子を第５図に示す。

次に、Ｉ　ｔａｌ）≦入力電流ｊ＜Ｄａの場合について
説明する。この場合、前述のタップ値Ｉｔａ１１＞入力
層’ｌｌｔと異なるのは、ステップ１２６のデジタル＠
Ｄ（Ｌ（Ｌ））がタップＷｉ　１　ｔａｐ以上であるこ
とを判定してステップ１２７へ進み、ステップ１２７で
デジタルＩＤ（Ｌ（ｘ＞）に対応した加算値ＹＬをＹへ
加算し、ＹＬを所定回数加えてＹがＹａ以上になった場
合ステップ１１２で動作出力を送出することである。

以上の説明から判るように、この場合にも入力電流がタ
ップ値以下の場合と同じく、第５図に示すようにデジタ
ル１０（Ｌ（Ｌ））とＤ（Ｈ（Ｌ））を時間ｔ（１毎に
交互に時分割で読み込み更新することになる。

上述したように本実施例によれば、入力が切替判定点０
０未満の場合はデジタル量Ｄ（Ｌ（ｘ））とＤ（Ｈ（ｘ
））を時間ｔｏ毎に交互に時分割で読み込み、ＣＰＵｅ
内のデータを各々２ｔｏ毎に更新してＤ（Ｌ（Ｌ））に
より反限時特性を実現する。一方、入力が切替判定点Ｄ
ｃ以上の場合はデジタルＩＤ（Ｈ（Ｌ））のみをｔｏ毎
に読み込み、ＣＰＵ６内のデータをｔｏ毎に更新してＤ
（Ｈ（Ｊ））により反限時特性を実現する。従って・、
第３図に示した切替判定点Ｄａの入力１！流ｌに対応す
る増幅（減衰）回路３２の出力Ｌ（ｊ）に対応するＡ／
Ｄコンバータ５の出力Ｄ（Ｌ（Ｌ））をフルスケールつ
まりオール“１ｎに割り当てておけば、下記のＤ　ｔａ
ｐがタップ値電流１　ｔａｐに対応するデジタル量とな
る。

Ｄａ’　を５として、上記Ｄｔａｐが１デジツトずれた
時の誤差を上２゜５％とするためには、Ｄ’　　　１０
０ｐ　、　／、−、Ｄ’　−２００となって入力を２００分割することで足りることになり
、従来技術で述べた同一誤差に納めるための１０００分
割からすると、分割数を大幅に削減することができるど
う効果が得られる。ちなみに、２００は２進数８ビツト
で表現できるので。

従来１０ビツト必要であったデータ長が８ビツトになる
。

また本実施例では、切替判定点Ｄｃ未満では切替判定点
Ｄａ相当の入力電流の時Ａ／Ｄコンバータ５がフルスケ
ール出力となるデジタル量Ｄ（Ｌ（Ｌ））を用い、Ｄｃ
以上では入力電流ｌがフルスケールＦＳの時ＡＤコンバ
ータ５もフルスケール出力となるデジタルＩＤ（Ｈ（１
））を用いているので、入力電流りが小さい程入力電流
ｌの変化に対する動作時間の変化する割合が大きい第８
図の如き反限時特性を、容易にかつ滑らかに実現するこ
とができる。

さらに本実施例では、切替判定点Ｄａ以上の場合は反限
時特性実現のためのデジタルＮＯ（Ｈ（Ｌ））を第４図
に示すように１１時間毎に更新するので、動作時間のば
らつきは１．と少なくなり、反限時特性実現の際に同題
となる大電流域の動作時間誤差を少なくすることができ
るという効果が得られる。

さらにまた、デジタルＩＤ（Ｌ（＋））とＤ（Ｈ（ｘ）
）の切替を一方の信号で実施、つまりこの場合にはＤ（
）（（Ｌ））側のみで実施しかつ全ての入力電流範囲で
必ず当該信号Ｄ（Ｈ（１））を更新しているので、信号
の切替が極めて容易である。すなわち、入力電流りがり
。未満からＤａ以上となった時、反限時特性実現のため
に使用するデジタル量をＤ（Ｌ（ｘ））からＤ（Ｈ（Ｊ
））へ円滑に切替えられるしその逆も容易である。ま魯た、切替判定点Ｄａ付近の入力に対しても滑らかな反限
時特性を実現することができる。

尚、上記実施例においては係数手段としての増。

幅（減衰）回路を２個用いた場合を説明したが、本発明
はこれに限定されるものではない。つまり、例えば３個
以上の複数個の増幅（減衰）回路を用いるようにしても
何んら差し支えなく、第６図に３ａｌ使用した場合の構
成例を示す。なお、第６図において、第１図と同一部分
には同一符号を付して示している。

図において、３３は前記事情回路２の出力を入力しこれ
を０３倍（または１／ｎ３倍）した電気量を出力する第
３の増幅（減衰）回路、４′は各増幅（減衰）回路３１
．３２．３３の夫々の出力を入力とし、ＣＰＵ６からの
選択信号により任意の一つを選択して出力するマルチプ
レクサである。

また第７図は、第６図の実施例の入力電流り対ＡＤコン
バータ５出力特性を示すものであり、夫々の増幅（減衰
）回路３１，３２．３３の出力に対応したＡＤコンバー
タ５の出力を各々Ｄ（Ｌ（ｊ））。

Ｄ（Ｍ（ｉ））、Ｄ（Ｈ（ｚ））で示している。

また、上記実施例では入力として電流を取り込む場合を
説明したが、本発明はこれに限定されるものではなく電
圧入力でもよいことは明らかである。さらに、電圧およ
び電流を入力とし、これらを用いてインピーダンスを演
算し、このインピーダンスに応じて動作時間が変化する
構成のものにも同様に適用することができる。

さらに、上記実施例では切替判定点り。に相当する入力
のとき、増幅（減衰）回路３１の主力Ｌ（１）に対応し
たＡＤコンバータ５の出力Ｄ　・（Ｌ（Ｌ））はフルス
ケールとなるような構成を述べたが、多少のマージンを
持たせてフルスケールより多少下ったデジタル量を出力
する構成としてもよい。

さらにまた、上記実施例において第１または第２の増幅
（減衰）回路３１または３２の増幅率は１であってもよ
い。この場合には、第１または第２の増幅回路そのもの
を省略することができより一層簡単な構成とすることが
可能となる。

［発明の効果］以上説明したように本発明によれば、入力データを表現
するデジタル量のビット長を短か（し、かつ当該データ
の更新パターンを入力電気量の大きさにより決定するこ
とにより、ハード、ソフト規模を大きくすることなくタ
ップ値誤差が少なくかつ滑らかでばらつきの少ない反限
時特性を実現することが可能な静止形反限時継電器が提
供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
同実施例におけるＣＰＵの処理機能の一例を示す７０−
チャート図、第３図は同実施例における入力筒５１Ｌ対
Ａ／Ｄ出力の特性を示す図、第４図は切替判定点以上で
のデータ更新を示すタイムチャート図、第５図は切替判
定点未満のデータ更新を示すタイムチャート図、第６図
は本発明の他の実施例を示すブロック図、第７図は他の
実施例における入力電流り対Ａ／Ｄ出力特性を示す図、
第８図は反限時特性を示す図、第９図は反限時継電器に
よる保護方式の一例を示す系統図、第１０図は従来の反
限時継電器の反限時特性を示す図である。１・・・整流回路、２・・・平滑回路、３１〜３３・・
・増幅（減衰）回路、４，４′・・・マルチプレクサ、
５・・・Ａ／Ｄコンバータ、６・・・ｃｐｕ。出願人代理人　弁理士　鈴江武彦第１図第３図　□ ”　　　ｘｈ’ｔ＝第４図メリ　　−シーーーーーーーーーーーーーー−−一−−
−−−−−−−−−−−−−−−−−シー一−−−第５
図第６ｒ１４人力儂刀し１

Claims

【特許請求の範囲】

（１）電力系統の電力量に対応した電気量を入力し、こ
の入力電気量に大きさの互いに異なつた係数を乗じて夫
々出力する複数の係数手段と、これら複数の係数手段か
らの夫々の出力を時分割にて入力しこれを基に動作判定
を行なつて所定の動作時間特性を得る動作判定手段とか
ら構成され、前記動作判定手段に入力する係数手段の出
力の時分割パターンを所定の係数手段の出力により決定
するようにしたことを特徴とする静止形反限時継電器。
（２）複数の係数手段は、大きさの互いに異なつた増幅
率または減衰率を有する増幅回路または減衰回路から成
るものである特許請求の範囲第（１）項記載の静止形反
限時継電器。
（３）動作判定手段に入力する係数手段の出力の時分割
パターンを、増幅率の最も小さいまたは減衰率の最も大
きい係数手段の出力により決定するようにした特許請求
の範囲第（１）項または第（２）項記載の静止形反限時
継電器。
（４）動作判定手段に入力する係数手段の出力の時分割
パターンを、切替判定点以上では増幅率の最も小さいま
たは減衰率の最も大きい係数手段の出力のみとし、切替
判定点未満では増幅率の最も小さいまたは減衰率の最も
大きい係数手段の出力と当該係数手段以外の少なくとも
一つの係数手段の出力とを混ぜたパターンとした特許請
求の範囲第（１）項または第（２）項記載の静止形反限
時継電器。