JPS61213881A - スイツチマトリクス形素子の電極製造方法 - Google Patents
スイツチマトリクス形素子の電極製造方法Info
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- JPS61213881A JPS61213881A JP60054819A JP5481985A JPS61213881A JP S61213881 A JPS61213881 A JP S61213881A JP 60054819 A JP60054819 A JP 60054819A JP 5481985 A JP5481985 A JP 5481985A JP S61213881 A JPS61213881 A JP S61213881A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はスイッチマトリクス形の表示素子、庵像素子の
電極製造方法に係わり、特に製造工程中における欠陥発
生を防ぐようにした電極製造方法に関する。
電極製造方法に係わり、特に製造工程中における欠陥発
生を防ぐようにした電極製造方法に関する。
［発明の技術的背景とその問題点］
スイッチマトリクス形表示素子は液晶、エレクトロルミ
ネセンス、螢光体発光等を用いたものの研究が盛んにな
され、すでに技術発表もされている。ＭＯＳトランジス
タとコンデンサのアレイを集積したシリコンチップを一
方の基板とするものは例えば特開昭５０−１０９９３に
、薄膜トランジスタとコンデンサのアレイをガラス板に
配設したものを同じく一方の基板とするものは例えばア
イイーイーイー・トランス・オン・エレクトロン・デバ
イス（Ｉ Ｅ Ｅ Ｅ Ｔ ｒａｎｓ、 ｏｎ Ｅ
ＩｅｃｔｒｏｎＤｅｖｉｃｅＳ）第２０巻９９５〜１
ｏｏ１頁に、液晶の動作特性を改善するために酸化亜鉛
等の層状バリスクを電極間に介在させるものは例えばア
イイーイーイー・トランス・オン・エレクトロン・デバ
イス（Ｉ Ｅ Ｅ Ｅ Ｔ ｒａｎｓ、 ｏｎ Ｅ
１ｅｃｔｒｏｎＱｅｖｉｃｅｓ）第２６巻１１２３頁
〜１１２８頁にそれぞれ詳細に記載されている。搬像素
子はホトダイオード受光部とＭＯＳトランジスタのアレ
イをシリコンチップ上に集積したものが例えばテレビジ
ョン学会誌第３３巻第７号５４８頁〜５５３頁に記載さ
れている。
ネセンス、螢光体発光等を用いたものの研究が盛んにな
され、すでに技術発表もされている。ＭＯＳトランジス
タとコンデンサのアレイを集積したシリコンチップを一
方の基板とするものは例えば特開昭５０−１０９９３に
、薄膜トランジスタとコンデンサのアレイをガラス板に
配設したものを同じく一方の基板とするものは例えばア
イイーイーイー・トランス・オン・エレクトロン・デバ
イス（Ｉ Ｅ Ｅ Ｅ Ｔ ｒａｎｓ、 ｏｎ Ｅ
ＩｅｃｔｒｏｎＤｅｖｉｃｅＳ）第２０巻９９５〜１
ｏｏ１頁に、液晶の動作特性を改善するために酸化亜鉛
等の層状バリスクを電極間に介在させるものは例えばア
イイーイーイー・トランス・オン・エレクトロン・デバ
イス（Ｉ Ｅ Ｅ Ｅ Ｔ ｒａｎｓ、 ｏｎ Ｅ
１ｅｃｔｒｏｎＱｅｖｉｃｅｓ）第２６巻１１２３頁
〜１１２８頁にそれぞれ詳細に記載されている。搬像素
子はホトダイオード受光部とＭＯＳトランジスタのアレ
イをシリコンチップ上に集積したものが例えばテレビジ
ョン学会誌第３３巻第７号５４８頁〜５５３頁に記載さ
れている。
次にこのようなスイッチマトリクス形素子について、先
ず薄膜１〜ランジスタを用いたスイッチマトリクス形液
晶表示素子を例にとり本発明の説明に必要な構成、動作
を説明する。
ず薄膜１〜ランジスタを用いたスイッチマトリクス形液
晶表示素子を例にとり本発明の説明に必要な構成、動作
を説明する。
第４図（ａ）はスイッチマトリクス形液晶表示素子の概
略平面図であり、薄膜トランジスタおよび蓄積コンデン
サは等何回路で示した。第４図（ｂ）、第４図（Ｃ）は
それぞれ１１１！ｉ１１〜ランジスタおよび蓄積コンデ
ンサ等を形成した後面ガラス基板の第４図（ａ）のＡＡ
’及びＢＢ’でみた断面図である。スイッチマトリクス
形液晶表示素子は内表面に酸化インジウム透明電極１を
被着せしめた前面ガラス基板２と、該ガラス基板２とほ
ぼ１０μｌ１ｌｆｆｌれて対向し集積回路を形成した後
面ガラス基板３、該ガラス基板３と前記ガラス基板２の
間に挿入された液晶層（図示せず）から構成される。後
面ガラス基板３上には、平行に等間隔で配設された信号
電極母線４群と、該信号電極母線４群とほぼ直交ししか
も酸化硅素等の層間絶縁膜１１で信号電極母Ｉ！４群と
電気的に絶縁された走査電極母線５群、各信号電極母線
と各走査電極母線とのそれぞれの交点付近にマトリクス
状に配設された表示画素６群が形成されている。表示画
素６は薄膜トランジスタ７と蓄積コンデンサ８から構成
され、該Ｗ／ＪＩ！トランジスタ７のゲート電極は走査
電極母線６に、ソース電極は信号電極母線４に、ドレイ
ン電極は蓄積コンデンサ８の一方の電極および透明電極
１と対向する表示雪掻９にそれぞれ接続されている。蓄
積コンデンサ８の他方の電極は接地電極１０に接続され
ており、該接地電極１０群には左端にて一つの共通電極
に接続され接地端子Ｇにつながっている。
略平面図であり、薄膜トランジスタおよび蓄積コンデン
サは等何回路で示した。第４図（ｂ）、第４図（Ｃ）は
それぞれ１１１！ｉ１１〜ランジスタおよび蓄積コンデ
ンサ等を形成した後面ガラス基板の第４図（ａ）のＡＡ
’及びＢＢ’でみた断面図である。スイッチマトリクス
形液晶表示素子は内表面に酸化インジウム透明電極１を
被着せしめた前面ガラス基板２と、該ガラス基板２とほ
ぼ１０μｌ１ｌｆｆｌれて対向し集積回路を形成した後
面ガラス基板３、該ガラス基板３と前記ガラス基板２の
間に挿入された液晶層（図示せず）から構成される。後
面ガラス基板３上には、平行に等間隔で配設された信号
電極母線４群と、該信号電極母線４群とほぼ直交ししか
も酸化硅素等の層間絶縁膜１１で信号電極母Ｉ！４群と
電気的に絶縁された走査電極母線５群、各信号電極母線
と各走査電極母線とのそれぞれの交点付近にマトリクス
状に配設された表示画素６群が形成されている。表示画
素６は薄膜トランジスタ７と蓄積コンデンサ８から構成
され、該Ｗ／ＪＩ！トランジスタ７のゲート電極は走査
電極母線６に、ソース電極は信号電極母線４に、ドレイ
ン電極は蓄積コンデンサ８の一方の電極および透明電極
１と対向する表示雪掻９にそれぞれ接続されている。蓄
積コンデンサ８の他方の電極は接地電極１０に接続され
ており、該接地電極１０群には左端にて一つの共通電極
に接続され接地端子Ｇにつながっている。
次にこのスイッチマトリクス形液晶表示素子の動作を簡
単に説明する。走査電極母線５の端部に配設されたボン
ディングパット等の端子（Ｙｌ。
単に説明する。走査電極母線５の端部に配設されたボン
ディングパット等の端子（Ｙｌ。
Ｙ２ 、 Ｙ３ 、 ＝−Ｙｊ 、 ・Ｙｍ ）および
（Ｙｔ ’ 。
（Ｙｔ ’ 。
Ｙ２ ’ 、 Ｙ３ ’ −Ｙｊ ’ ・・−Ｙｍ ’
） ノ少す＜ドロ一方にフレーム周波数が例えば３
０Ｈｚの走査電圧パルスを順々に印加し、走査電極母線
５に接続されている薄膜トランジスタ７を各走査電ｔＭ
ｆｆｌＩ！ごとに導通状態とする。同時に信号電極ｆｆ
ｌ線４群に端子（Ｘｌ、Ｘ２ 、Ｘｌ 、−Ｘｉ ・Ｊ
）および（Ｘｓ’ 、 Ｘ２’ 、 Ｘ３’−Ｘｉ’
−Ｘｎ’ ）の少なくとも一方を介してアナログ信号を
例えば約６０μｓ間印加し、それぞれの前記蓄積コンデ
ンサ８に表示内容に応じた電荷を蓄積する。そして次の
走査を受けるまでの杓３’３ｍｓの間中、透明電極１と
表示電極９との間に挟持された液晶を電気的に励起し、
いわゆる線順次走査方式によって、画像表示を行う。
） ノ少す＜ドロ一方にフレーム周波数が例えば３
０Ｈｚの走査電圧パルスを順々に印加し、走査電極母線
５に接続されている薄膜トランジスタ７を各走査電ｔＭ
ｆｆｌＩ！ごとに導通状態とする。同時に信号電極ｆｆ
ｌ線４群に端子（Ｘｌ、Ｘ２ 、Ｘｌ 、−Ｘｉ ・Ｊ
）および（Ｘｓ’ 、 Ｘ２’ 、 Ｘ３’−Ｘｉ’
−Ｘｎ’ ）の少なくとも一方を介してアナログ信号を
例えば約６０μｓ間印加し、それぞれの前記蓄積コンデ
ンサ８に表示内容に応じた電荷を蓄積する。そして次の
走査を受けるまでの杓３’３ｍｓの間中、透明電極１と
表示電極９との間に挟持された液晶を電気的に励起し、
いわゆる線順次走査方式によって、画像表示を行う。
このような形式の表示素子は、薄膜トランジスタ及び蓄
積コンデンサ、走査電極母線、信号電極母線等からなる
スイッチアレイ部の後面ガラス基板の製造工程中におい
て、後面ガラス基板と気体あるいは液体との摩擦により
発生する静電気、もしくは人体等に蓄えられ前記後面ガ
ラス基板に転位した静電気により、信号電極母線４と接
地電極１０との間、あるいは信号電極母線４と走査電極
母線５との間、あるいは信号電極母線４と走査電ｆｆ１
ｆｆｉＩ！５に接続されている薄膜トランジスタのグー
ｌ−電極（図示せず）との間で層間槽ｔｉｔ！Ｊ１１が
破壊され、層間短絡が発生し表示に線状の欠陥が生じる
ことが多く問題となっていた。
積コンデンサ、走査電極母線、信号電極母線等からなる
スイッチアレイ部の後面ガラス基板の製造工程中におい
て、後面ガラス基板と気体あるいは液体との摩擦により
発生する静電気、もしくは人体等に蓄えられ前記後面ガ
ラス基板に転位した静電気により、信号電極母線４と接
地電極１０との間、あるいは信号電極母線４と走査電極
母線５との間、あるいは信号電極母線４と走査電ｆｆ１
ｆｆｉＩ！５に接続されている薄膜トランジスタのグー
ｌ−電極（図示せず）との間で層間槽ｔｉｔ！Ｊ１１が
破壊され、層間短絡が発生し表示に線状の欠陥が生じる
ことが多く問題となっていた。
［発明の目的］
本発明はこのような欠点に鑑みてなされたものであり、
その目的とするところは、それぞれ信号層ｔｆｌｆｆｌ
線と接地電極、信号電極母線と走査電極母線あるいはゲ
ート電極の間で静電気破壊による短絡が生じるのを防止
するようにしたスイッチマトリクス形素子の電極製造方
法を提供することにある。
その目的とするところは、それぞれ信号層ｔｆｌｆｆｌ
線と接地電極、信号電極母線と走査電極母線あるいはゲ
ート電極の間で静電気破壊による短絡が生じるのを防止
するようにしたスイッチマトリクス形素子の電極製造方
法を提供することにある。
［発明の概要］
本発明のスイッチマトリクス形素子の電極製造方法は、
基板上にそれぞれほぼ平行に配線された多数の走査電極
母線及び信号電極母線を有するスイッチマ１〜リクス形
素子のスイッチアレイ部を製造するに際し、少なくとも
一方の前記電極母線の端部をそれぞれ延長し電気的に共
通接続し、あるいは必要に応じ付加容量を付は足し、走
査電極母線と信号電極母線間あるいは両電極母線の一方
と接地電極間の電気容量を大きくした構造としておき、
スイッチアレイ部製造の最終工程において前記の電気的
共通接続部を除去するようにしたものである。
基板上にそれぞれほぼ平行に配線された多数の走査電極
母線及び信号電極母線を有するスイッチマ１〜リクス形
素子のスイッチアレイ部を製造するに際し、少なくとも
一方の前記電極母線の端部をそれぞれ延長し電気的に共
通接続し、あるいは必要に応じ付加容量を付は足し、走
査電極母線と信号電極母線間あるいは両電極母線の一方
と接地電極間の電気容量を大きくした構造としておき、
スイッチアレイ部製造の最終工程において前記の電気的
共通接続部を除去するようにしたものである。
［発明の実施例１
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は本発明に係るスイッチマトリクス形液晶表
示素子を形成する後面ガラス基板の平面図であり、第４
図と同一部分には同一番号・符号を付した。信号電極母
線４群及び端子（ＸＩ −Ｘｎ ） 、 （Ｘｔ ’
・＝Ｘｎ ’ ） 、走査電極母線５群、接地電極１
０群は薄膜トランジスタ７、蓄積コンデンサ８、表示電
極９等のそれぞれの一部分と同時にあるいは前後して製
造されるのが一般的であるが、先ず後面ガラス基板３上
に通常のホトリソグラフィー法により真空蒸着あるいは
スパッタリングされたＣｒ薄膜をストライブ状に形成し
走査電極母線５群を製作する。この場合、電極母線５の
端が端子（Ｙｌ〜Ｙｍ）を経て延長され、しかも母線共
通接続部１２により走査電極母線５群を電気的に接続す
るようなホトマスクを使用する。したがって走査電極母
線５は電気的に一つの導体となる。さらに接地電極１０
群も同じように走査電極母線５と同一平面上に透明なＩ
ＴＯ（インジウム・錫の酸化物）によりストライブ状に
形成される。しかる後、常圧ＣＶ Ｄ （Ｃｈｅｍｉ−
ｃａｌ Ｖａｌｌｅｒ Ｄｆ３ｐＯ８ｉｔｉＯｎ ）
法あるいはプラズマＣｖＤ法により略０．５μｍ厚の酸
化硅素から成る絶縁膜を形成し、薄膜トランジスタ７の
領域ではアモルファス硅素の半導体層を形成後、前記絶
縁膜上に真空蒸着法によりアルミニウム層を設ける。し
かる後にホトレジストをアルミニウム層全面に塗布し、
さらにホトマスクを用いてホトレジストを露光し、電極
母線４に相当した部分を除く他の部分のホトレジストを
除去する。引続いて燐酸を主体としたアルミニウムエツ
チング液を用いて露出したアルミニウム層をエツチング
することによって、電極母線群はストライブ状に作られ
る。
る。第１図は本発明に係るスイッチマトリクス形液晶表
示素子を形成する後面ガラス基板の平面図であり、第４
図と同一部分には同一番号・符号を付した。信号電極母
線４群及び端子（ＸＩ −Ｘｎ ） 、 （Ｘｔ ’
・＝Ｘｎ ’ ） 、走査電極母線５群、接地電極１
０群は薄膜トランジスタ７、蓄積コンデンサ８、表示電
極９等のそれぞれの一部分と同時にあるいは前後して製
造されるのが一般的であるが、先ず後面ガラス基板３上
に通常のホトリソグラフィー法により真空蒸着あるいは
スパッタリングされたＣｒ薄膜をストライブ状に形成し
走査電極母線５群を製作する。この場合、電極母線５の
端が端子（Ｙｌ〜Ｙｍ）を経て延長され、しかも母線共
通接続部１２により走査電極母線５群を電気的に接続す
るようなホトマスクを使用する。したがって走査電極母
線５は電気的に一つの導体となる。さらに接地電極１０
群も同じように走査電極母線５と同一平面上に透明なＩ
ＴＯ（インジウム・錫の酸化物）によりストライブ状に
形成される。しかる後、常圧ＣＶ Ｄ （Ｃｈｅｍｉ−
ｃａｌ Ｖａｌｌｅｒ Ｄｆ３ｐＯ８ｉｔｉＯｎ ）
法あるいはプラズマＣｖＤ法により略０．５μｍ厚の酸
化硅素から成る絶縁膜を形成し、薄膜トランジスタ７の
領域ではアモルファス硅素の半導体層を形成後、前記絶
縁膜上に真空蒸着法によりアルミニウム層を設ける。し
かる後にホトレジストをアルミニウム層全面に塗布し、
さらにホトマスクを用いてホトレジストを露光し、電極
母線４に相当した部分を除く他の部分のホトレジストを
除去する。引続いて燐酸を主体としたアルミニウムエツ
チング液を用いて露出したアルミニウム層をエツチング
することによって、電極母線群はストライブ状に作られ
る。
この場合、電極母４１４の端がそれぞれアルミニウムの
端子（ＸＬ〜Ｘｎ）を経て延長され、しかも信号線の母
線共通接続部１３により信号電極母線４は電気的に一つ
の導体とされる。さらに、このアルミニウム層による電
極形成時に、接地電極１０ｕは該アルミニウムの接地電
極共通接続部１４により一つにまとめられ、端子Ｇに接
続される。
端子（ＸＬ〜Ｘｎ）を経て延長され、しかも信号線の母
線共通接続部１３により信号電極母線４は電気的に一つ
の導体とされる。さらに、このアルミニウム層による電
極形成時に、接地電極１０ｕは該アルミニウムの接地電
極共通接続部１４により一つにまとめられ、端子Ｇに接
続される。
次に、パッシベーション工程、端子（Ｘｌ〜Ｘｎ 、
ＸＩ ’ 〜Ｘｎ ’ 、 Ｙｓ 〜Ｙｍ 、 Ｙｔ
’ 〜Ｙｍ’、Ｑ）の穴あけ工程を終了後、後面ガラス
基板３の最後の工程において、それぞれのエツチング液
を用いた湿式エツチング法により、ＡＢＯ３部及びＡ’
Ｂ’ Ｃ’ Ｄ’部にある母線共通接続部１２．１３
を除去しスイッチマトリクス形液晶表示素子の電極形成
を完了する。
ＸＩ ’ 〜Ｘｎ ’ 、 Ｙｓ 〜Ｙｍ 、 Ｙｔ
’ 〜Ｙｍ’、Ｑ）の穴あけ工程を終了後、後面ガラス
基板３の最後の工程において、それぞれのエツチング液
を用いた湿式エツチング法により、ＡＢＯ３部及びＡ’
Ｂ’ Ｃ’ Ｄ’部にある母線共通接続部１２．１３
を除去しスイッチマトリクス形液晶表示素子の電極形成
を完了する。
上記方法では母線共通接続部１２．１３の除去は湿式エ
ツチングを用いて行ったが、ＨＣＪｌ。
ツチングを用いて行ったが、ＨＣＪｌ。
ＨＦ等使用のガスエツチング、ＣＦ４．０ＨＦ３等使用
のプラズマエツチング、Ａｒ、Ｘｅ等使用のイオンエツ
チング等のいわゆるドライエツチングによって行うこと
もできる。
のプラズマエツチング、Ａｒ、Ｘｅ等使用のイオンエツ
チング等のいわゆるドライエツチングによって行うこと
もできる。
次に、上記方法では母線共通接続部１２．１３の除去に
電極をエツチングする方法を用いたが、母線共通接続部
１２．１３の除去は、第１図中のＥＦ及びＥ’ Ｆ’
に沿ってダイヤモンドスクライバあるいはレーザスク
ライバ等によって切り後面ガラス基板３から分離するこ
とによっても効率よ〈実施できる。すなわち、ガラス基
板は円形のものがあり、プロセス工程を終えた基板は前
記スクライバにより方形状の素子に切断される。また、
大きな基板に多数のスイッチアレイ部を形成し切断し用
いられることもある。したがって前記母線共通接続部１
２．１３を素子周囲のダイシング領１Ｕ１２’、１３’
に配設することが製造上きわめて有利である。
電極をエツチングする方法を用いたが、母線共通接続部
１２．１３の除去は、第１図中のＥＦ及びＥ’ Ｆ’
に沿ってダイヤモンドスクライバあるいはレーザスク
ライバ等によって切り後面ガラス基板３から分離するこ
とによっても効率よ〈実施できる。すなわち、ガラス基
板は円形のものがあり、プロセス工程を終えた基板は前
記スクライバにより方形状の素子に切断される。また、
大きな基板に多数のスイッチアレイ部を形成し切断し用
いられることもある。したがって前記母線共通接続部１
２．１３を素子周囲のダイシング領１Ｕ１２’、１３’
に配設することが製造上きわめて有利である。
次に、本発明の他の実施例について第２図（ａ）及び（
ｂ）を用いて説明する。第２図（ｂ）は同図（ａ）のＣ
Ｃ′断面を示す図である。第１図と同一部分には同じ番
号・符号をつけその説明を省くとともに、母線共通接続
部１２．１３を除去しスイッチマトリクス形液晶表示素
子を電極形成するまでの工程も第１図の場合と基本的に
全く同一であるのでその説明も省略しその差異を明らか
にする。すなわち、本実施例では、接地電極１ｏ形成時
にＯｒの付加接地電極１５が、信号電極母線１４形成時
にアルミニウムの付加容量電極１６及び接続ａ１７がそ
れぞれ製作されるようにホトマスクが用意され、接地電
極１０と信号電極母線４との間”に形成される容量に並
列的に付加容量１８が設けられる。後面ガラス基板の最
終工程が終了後は上記本発明実施例と同じく付加容量１
８を含め母線共通接続部１２．１３がＥＦ及びＥ’ Ｆ
’より除去されスイッチマトリクス形液晶表示素子の電
極形成が完了する。
ｂ）を用いて説明する。第２図（ｂ）は同図（ａ）のＣ
Ｃ′断面を示す図である。第１図と同一部分には同じ番
号・符号をつけその説明を省くとともに、母線共通接続
部１２．１３を除去しスイッチマトリクス形液晶表示素
子を電極形成するまでの工程も第１図の場合と基本的に
全く同一であるのでその説明も省略しその差異を明らか
にする。すなわち、本実施例では、接地電極１ｏ形成時
にＯｒの付加接地電極１５が、信号電極母線１４形成時
にアルミニウムの付加容量電極１６及び接続ａ１７がそ
れぞれ製作されるようにホトマスクが用意され、接地電
極１０と信号電極母線４との間”に形成される容量に並
列的に付加容量１８が設けられる。後面ガラス基板の最
終工程が終了後は上記本発明実施例と同じく付加容量１
８を含め母線共通接続部１２．１３がＥＦ及びＥ’ Ｆ
’より除去されスイッチマトリクス形液晶表示素子の電
極形成が完了する。
次に、本発明の他の実施例として、走査電極母１５と信
号電極母線４との間の容量に並列的に付加容１１９を設
けるものについて第３図（ａ）。
号電極母線４との間の容量に並列的に付加容１１９を設
けるものについて第３図（ａ）。
（ｂ）で説明する。但し、第１図と同一部分には同じ番
号・符号をつけその説明を省くとともに、製造工程は第
１図及び第２図の場合と同じであるのでその説明を省略
する。第３図（ｂ）は同図（ａ）のＯＤ′断面を示す図
である。付加容量１９の一方の電極２ｏは走査電極母線
５が、他方の電極２１は信号電極母線４がそれぞれ形成
されるときに作られる如くにホトマスクがパターン化さ
れている。母線共通接続部１２．１３及び付加容量１９
がＥＦ及びＥ’ Ｆ’を境にして除去され電極形成が完
了する。
号・符号をつけその説明を省くとともに、製造工程は第
１図及び第２図の場合と同じであるのでその説明を省略
する。第３図（ｂ）は同図（ａ）のＯＤ′断面を示す図
である。付加容量１９の一方の電極２ｏは走査電極母線
５が、他方の電極２１は信号電極母線４がそれぞれ形成
されるときに作られる如くにホトマスクがパターン化さ
れている。母線共通接続部１２．１３及び付加容量１９
がＥＦ及びＥ’ Ｆ’を境にして除去され電極形成が完
了する。
以上のように本発明の製造方法においては、走査電極母
線あるいは信号電極母線がそれぞれ共通に接続された構
造となっているので電気容量は大きい。例えばそれぞれ
の電極母線の数は２００本以上であるのが普通であり、
共通接続されていない場合の２００倍以上の電気容量と
なる。従って、もし共通接続されていない１本の信号電
極母線と接地間（１００ｐＦ）に局部的に１マイクロク
ーロンの静電気が発生したとすれば、局所的に１０ｋＶ
にも達し、その部分の居間絶縁膜が破壊されるが、２０
０本の信号電極母線が共通に接続されていれば１／２０
０の５０Ｖの静電気の発生にとどまり絶縁膜の破壊はま
ぬがれ、電極居絡による線欠陥を防ぐことができる。さ
らに付加コンデンサを形成してあればその分だけ静電気
の電圧の上昇を防ぐことができ絶縁膜の破壊防止に効果
がある。
線あるいは信号電極母線がそれぞれ共通に接続された構
造となっているので電気容量は大きい。例えばそれぞれ
の電極母線の数は２００本以上であるのが普通であり、
共通接続されていない場合の２００倍以上の電気容量と
なる。従って、もし共通接続されていない１本の信号電
極母線と接地間（１００ｐＦ）に局部的に１マイクロク
ーロンの静電気が発生したとすれば、局所的に１０ｋＶ
にも達し、その部分の居間絶縁膜が破壊されるが、２０
０本の信号電極母線が共通に接続されていれば１／２０
０の５０Ｖの静電気の発生にとどまり絶縁膜の破壊はま
ぬがれ、電極居絡による線欠陥を防ぐことができる。さ
らに付加コンデンサを形成してあればその分だけ静電気
の電圧の上昇を防ぐことができ絶縁膜の破壊防止に効果
がある。
以上、スイッチマトリクス形液晶表示素子を例にとり、
後面ガラス基板の製造工程中に生じる静電気による絶縁
破壊を防ぐべく電極の製造方法について説明したが、表
示素子に限らず、本発明は平行な電極母線を有する素子
であれば撮漁素子等にも適用できる。また、上記実施例
では、電極母線が薄膜トランジスタを用いるガラス基板
上に形成されるものについて記述したが、Ｉｍダイオー
ドを用いるガラス基板でも、Ｍ ｒ Ｍ （Ｍｅｔａｌ
−Ｉ ｎ５ｕｌａｔｅｒ−Ｍ ｅｔａｌ ）素子を用
いるガラス基板でも、またＭＯＳトランジスタを形成す
る単結晶シリコン基板上に形成されるものでも同様に本
発明は有効である。
後面ガラス基板の製造工程中に生じる静電気による絶縁
破壊を防ぐべく電極の製造方法について説明したが、表
示素子に限らず、本発明は平行な電極母線を有する素子
であれば撮漁素子等にも適用できる。また、上記実施例
では、電極母線が薄膜トランジスタを用いるガラス基板
上に形成されるものについて記述したが、Ｉｍダイオー
ドを用いるガラス基板でも、Ｍ ｒ Ｍ （Ｍｅｔａｌ
−Ｉ ｎ５ｕｌａｔｅｒ−Ｍ ｅｔａｌ ）素子を用
いるガラス基板でも、またＭＯＳトランジスタを形成す
る単結晶シリコン基板上に形成されるものでも同様に本
発明は有効である。
［発明の効果］
以上説明したように本発明は、基板上にそれぞれ平行に
配線された多くの走査電極母線及び信号電極母線を有す
るスイッチアレイ部を製造するに際し、それぞれの母線
を共通に接続し、あるいは必要に応じ付加容量を付は足
し、それぞれの電気容量を大きくするので製造プロセス
途中で生じる静電気の電圧を低くとどめることができる
。したがって静電気による破壊を防止でき、スイッチマ
トリクス形素子の生産性向上の価格低減に大いに寄与す
る。
配線された多くの走査電極母線及び信号電極母線を有す
るスイッチアレイ部を製造するに際し、それぞれの母線
を共通に接続し、あるいは必要に応じ付加容量を付は足
し、それぞれの電気容量を大きくするので製造プロセス
途中で生じる静電気の電圧を低くとどめることができる
。したがって静電気による破壊を防止でき、スイッチマ
トリクス形素子の生産性向上の価格低減に大いに寄与す
る。
第１図、第２１ｇ（ａ）及び第３図（ａ）はそれぞれ本
発明の異なる実施例を示す概略平面図、第２図（ｂ）及
び第３図（ｂ）はそれぞれ第２図（ａ）のＣＣ′及び第
３図（ａ）のＤＤ′に沿った後面ガラス基板の断面図、
第４図（ａ）は従来のスイッチマトリクス形素子の概略
平面図、第４図（ｂ）及び第４図（Ｃ）はそれぞれ第４
図（ａ）のＡＡ’及び８Ｂ’ に沿った後面ガラス基板
の断面図である。 ３・・・後面ガラス基板、４・・・信号電極母線、５・
・・走査電極母線、１２．１３・・・共通接続部、１２
′。 １３′・・・ダイシング領域、１８．１９・・・付加容
量。
発明の異なる実施例を示す概略平面図、第２図（ｂ）及
び第３図（ｂ）はそれぞれ第２図（ａ）のＣＣ′及び第
３図（ａ）のＤＤ′に沿った後面ガラス基板の断面図、
第４図（ａ）は従来のスイッチマトリクス形素子の概略
平面図、第４図（ｂ）及び第４図（Ｃ）はそれぞれ第４
図（ａ）のＡＡ’及び８Ｂ’ に沿った後面ガラス基板
の断面図である。 ３・・・後面ガラス基板、４・・・信号電極母線、５・
・・走査電極母線、１２．１３・・・共通接続部、１２
′。 １３′・・・ダイシング領域、１８．１９・・・付加容
量。
Claims (5)
- （１）基板上に、それぞれほぼ平行に配線された多数の
走査電極母線及び信号電極母線を有するスイッチマトリ
クス形素子のスイッチアレイ部を製造するに際し、少な
くとも一方の前記電極母線の端部をそれぞれ延長し電気
的に共通接続し、走査電極母線と信号電極母線間あるい
は両電極母線の一方と接地電極間の電気容量を大きくし
た構造としておき、スイッチアレイ部の製造の最終工程
において前記の電気的共通接続部を除去するようにした
ことを特徴とするスイッチマトリクス形素子の電極製造
方法。 - （２）基板上に、それぞれほぼ平行に配線された多数の
走査電極母線及び信号電極母線を有するスイッチマトリ
クス形素子のスイッチアレイ部を製造するに際し、少な
くとも一方の前記電極母線の端部をそれぞれ延長し電気
的に共通接続し、かつ前記走査電極母線と信号母線間あ
るいは両電極母線の一方と接地電極間に付加容量を設け
、走査電極母線と信号電極母線間あるいは両電極母線の
一方と接地電極間の電気容量を大きくした構造としてお
き、スイッチアレイ部の製造の最終工程において前記の
電気的共通接続部および付加容量を除去するようにした
ことを特徴とするスイッチマトリクス形素子の電極製造
方法。 - （３）電気的共通接続部の除去として、湿式エッチング
あるいはドライエッチングを用いることを特徴とする特
許請求の範囲第１項又は第２項記載のスイッチマトリク
ス形素子の電極製造方法。 - （４）電気的共通接続部の除去が基板の切断によるもの
であることを特徴とする特許請求の範囲第１項又は第２
項記載のスイッチマトリクス形素子の電極製造方法。 - （５）電気的共通接続部として、基板のダイシング領域
に設けた電気的共通接続部を用いることを特徴とする特
許請求の範囲第１項又は第２項記載のスイッチマトリク
ス形素子の電極製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054819A JPS61213881A (ja) | 1985-03-19 | 1985-03-19 | スイツチマトリクス形素子の電極製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60054819A JPS61213881A (ja) | 1985-03-19 | 1985-03-19 | スイツチマトリクス形素子の電極製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61213881A true JPS61213881A (ja) | 1986-09-22 |
Family
ID=12981299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60054819A Pending JPS61213881A (ja) | 1985-03-19 | 1985-03-19 | スイツチマトリクス形素子の電極製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213881A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268522A (ja) * | 1988-09-02 | 1990-03-08 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板 |
| JPH02256028A (ja) * | 1989-03-29 | 1990-10-16 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板 |
| JP2010122675A (ja) * | 2008-11-18 | 2010-06-03 | Samsung Electronics Co Ltd | 表示基板及びこれを備える表示装置 |
-
1985
- 1985-03-19 JP JP60054819A patent/JPS61213881A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268522A (ja) * | 1988-09-02 | 1990-03-08 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板 |
| JPH02256028A (ja) * | 1989-03-29 | 1990-10-16 | Matsushita Electric Ind Co Ltd | アクティブマトリックス基板 |
| JP2010122675A (ja) * | 2008-11-18 | 2010-06-03 | Samsung Electronics Co Ltd | 表示基板及びこれを備える表示装置 |
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