JPS61208217A - 半導体へのド−ピング方法 - Google Patents
半導体へのド−ピング方法Info
- Publication number
- JPS61208217A JPS61208217A JP4901885A JP4901885A JPS61208217A JP S61208217 A JPS61208217 A JP S61208217A JP 4901885 A JP4901885 A JP 4901885A JP 4901885 A JP4901885 A JP 4901885A JP S61208217 A JPS61208217 A JP S61208217A
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- JP
- Japan
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- substrate
- semiconductor
- groove
- resist
- doping
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置のエツチングされた凹部への不純
物を均一に導入、いわゆるドーピングする方法に関する
ものである。
物を均一に導入、いわゆるドーピングする方法に関する
ものである。
従来の技術
従来、半導体装置全製造するに際し、半導体装置の高密
度化に伴ない、半導体基板に溝全形成し、その表面に不
純物全導入する必要が生じている。
度化に伴ない、半導体基板に溝全形成し、その表面に不
純物全導入する必要が生じている。
この従来技術の一例全第３図〜第５図の断面図によって
説明全行なう。第３図は、シリコン基板１に、５１０２
等のマスク材２全用いて溝５全形成し、イオンビーム３
によりイオン注入全行ない注入層４を形成する。この溝
５の形がテーパ形状？しているため、側壁へのイオンの
導入が可能となる。
説明全行なう。第３図は、シリコン基板１に、５１０２
等のマスク材２全用いて溝５全形成し、イオンビーム３
によりイオン注入全行ない注入層４を形成する。この溝
５の形がテーパ形状？しているため、側壁へのイオンの
導入が可能となる。
しかしテーパ状の溝５を形成することは難しく、深さと
幅に制限が生じてしまう。
幅に制限が生じてしまう。
第４図は垂直の溝の場合會示しているが、イオン打ち込
み層４が側面には形成されず、不都合な場合がある。
み層４が側面には形成されず、不都合な場合がある。
これを解決する１つの手段として第６図のごとく傾き全
つけてイオン注入し、しかも基板の回転全台せることに
より、溝中へ全面的に均一に不純物を導入することが可
能である。しかし溝幅が小さく深さが深くなりつつある
現状の半導体技術に対して、十分に対応することが不可
能となっている。
つけてイオン注入し、しかも基板の回転全台せることに
より、溝中へ全面的に均一に不純物を導入することが可
能である。しかし溝幅が小さく深さが深くなりつつある
現状の半導体技術に対して、十分に対応することが不可
能となっている。
発明が解決しようとする問題点
このように、従来、半導体基板表面に作られた溝、例え
ば素子間分離溝や溝掘り容量の内壁へ、均−性良く不純
物をドーピングする適当な方法がないのが実状であった
。したがって、本発明は、半導体基板の微細な溝内全面
に容易かつ制御性良く不純物全ドーピングする方法全提
供することを目的とするものである。
ば素子間分離溝や溝掘り容量の内壁へ、均−性良く不純
物をドーピングする適当な方法がないのが実状であった
。したがって、本発明は、半導体基板の微細な溝内全面
に容易かつ制御性良く不純物全ドーピングする方法全提
供することを目的とするものである。
問題点全解決するための手段
本発明においては、不純物を含むガスのプラズマ中又は
その近傍に試料を置くことにより、イオン注入のような
方向性全もっことなく半導体の内部へ一様に不純物全ド
ーピングしようとするものである。
その近傍に試料を置くことにより、イオン注入のような
方向性全もっことなく半導体の内部へ一様に不純物全ド
ーピングしようとするものである。
作用
このように本発明は、不純物を含むガスのプラズマ金剛
いて半導体への不純物全ドーピングするようにしている
ので、均一な不純物ドーピングが行なえる。
いて半導体への不純物全ドーピングするようにしている
ので、均一な不純物ドーピングが行なえる。
実施例
本発明の一実施例における分離領域全もつＭＯＳトラン
ジスタ桐造時のドーピング方法を第１図を用いて説明す
る。第１図（＆）においては、ｐ型Ｓｉ基板１に酸化膜
２を形成し、写真食刻法いわゆるホトリソ法金用いてレ
ジスト６を残す。レジスト６全マスクにして酸化膜２と
基板１全ドライエ、ツチングし、溝５を形成する。この
上からイオンビーム３により、チャンネルストッパーと
して必要なボロンを基板と垂直なビームによって２ｓｋ
ａＶで１×１０１５Ｃｒｎ−２イオン注入で導入しチャ
ンネルストッパ領域７を形成した。次に第１図（ｂ）で
レジスト膜６を除去してしまう。この後、Ｂ２Ｈ６，１
０ｐｐＭ。
ジスタ桐造時のドーピング方法を第１図を用いて説明す
る。第１図（＆）においては、ｐ型Ｓｉ基板１に酸化膜
２を形成し、写真食刻法いわゆるホトリソ法金用いてレ
ジスト６を残す。レジスト６全マスクにして酸化膜２と
基板１全ドライエ、ツチングし、溝５を形成する。この
上からイオンビーム３により、チャンネルストッパーと
して必要なボロンを基板と垂直なビームによって２ｓｋ
ａＶで１×１０１５Ｃｒｎ−２イオン注入で導入しチャ
ンネルストッパ領域７を形成した。次に第１図（ｂ）で
レジスト膜６を除去してしまう。この後、Ｂ２Ｈ６，１
０ｐｐＭ。
水素希釈の１ ｔｏｒｒのプラズマ８中、カソード上に
置いた試料に１ｋｅＶのエネルギーとなるように試料を
３０分間放置した。この結果、側面部分９の表面濃度が
、〜１Ｑ１７α−３になり、放電電圧を変化することに
より表面濃度を制御することができることがわかった。
置いた試料に１ｋｅＶのエネルギーとなるように試料を
３０分間放置した。この結果、側面部分９の表面濃度が
、〜１Ｑ１７α−３になり、放電電圧を変化することに
より表面濃度を制御することができることがわかった。
第１図（Ｃ）において、先の工程で作成した分離溝５に
ＳｉＯ２膜１０全１０全形成離用絶縁膜とし、基板１の
所定部にＭＯＳ）ランジスタを作成した。１１はＭＯＳ
）ランジスタのポリシリコンゲート、１２はチャンネル
領域で、第１図（０）においてこの領域１０の図面の紙
面に垂直方向にソース、ドレイン領域（図示せず）が形
成されている。
ＳｉＯ２膜１０全１０全形成離用絶縁膜とし、基板１の
所定部にＭＯＳ）ランジスタを作成した。１１はＭＯＳ
）ランジスタのポリシリコンゲート、１２はチャンネル
領域で、第１図（０）においてこの領域１０の図面の紙
面に垂直方向にソース、ドレイン領域（図示せず）が形
成されている。
第２図に以上の工程を用いて作成したＭＯＳトランジス
タのサブスレショールドカレント％性（ａ）と第１図（
ｂ）の工程を含まないプロセスにより作成したＭＯＳト
ランジスタのサブスレショールド特性（ｂ）を示す。本
発明の実施例により作成されたトランジスタは、従来法
により作成されたトランジスタ特性で発生するところの
いわゆるノ・ンプ（ｈｕｍｐ）電流が抑制され、良好な
特性を示し、本発明の効果が大きいことを示している。
タのサブスレショールドカレント％性（ａ）と第１図（
ｂ）の工程を含まないプロセスにより作成したＭＯＳト
ランジスタのサブスレショールド特性（ｂ）を示す。本
発明の実施例により作成されたトランジスタは、従来法
により作成されたトランジスタ特性で発生するところの
いわゆるノ・ンプ（ｈｕｍｐ）電流が抑制され、良好な
特性を示し、本発明の効果が大きいことを示している。
さらには、開口溝幅０，８μｍ、深さ３μｍのＳｉ中の
溝の側面及び底面へのリンの拡散についても１０００ｐ
ｐｆｆｌの水素ベースＰＨ３ガス中で放電し実験を行な
った結果側面に至るまで表面濃度１０ 眞 のリンが拡
散され、溝掘りキャパシタとして十分に利用できること
がわかった。なお試料はプラズマ中及びその近傍又は、
ＤＣプラズマ、プラズマ周波数、基板温度、その後の熱
処理等は何であフても同等の効果があるのは言うまでも
ない。
溝の側面及び底面へのリンの拡散についても１０００ｐ
ｐｆｆｌの水素ベースＰＨ３ガス中で放電し実験を行な
った結果側面に至るまで表面濃度１０ 眞 のリンが拡
散され、溝掘りキャパシタとして十分に利用できること
がわかった。なお試料はプラズマ中及びその近傍又は、
ＤＣプラズマ、プラズマ周波数、基板温度、その後の熱
処理等は何であフても同等の効果があるのは言うまでも
ない。
発明の効果
以上のように、本発明によれば半導体基板に形成された
凹部の側面にも容易かつ制御性良く不純物導入を行うこ
とができ、高密度な半導体装置の製造に大きく寄与する
ものである。
凹部の側面にも容易かつ制御性良く不純物導入を行うこ
とができ、高密度な半導体装置の製造に大きく寄与する
ものである。
第１図は本発明の一実施例におけるドーピング方法を説
明するための断面図、第２図はこの実施例の方法で作成
したＭＯＳトランジスタと従来法により作成されたトラ
ンジスタのサブスレショールドカレント特性を示す図、
第３図〜第６図は、従来技術を説明するための断面図で
ある。 １・・・・・・シリコン基板、７・・・・・・不純物拡
散領域、８・・・・・・プラズマ、９・・・・・・側面
不純物拡散領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イー
５ｊ羞猛 ５−講 ６−−−レジズＬ 、ｆ ７・−−＋ｑン事
シルスト７ハ′４輛（９−ｆＪ１粁 第２図 ケ゛−ト電）１ジ （Ｖ）
明するための断面図、第２図はこの実施例の方法で作成
したＭＯＳトランジスタと従来法により作成されたトラ
ンジスタのサブスレショールドカレント特性を示す図、
第３図〜第６図は、従来技術を説明するための断面図で
ある。 １・・・・・・シリコン基板、７・・・・・・不純物拡
散領域、８・・・・・・プラズマ、９・・・・・・側面
不純物拡散領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イー
５ｊ羞猛 ５−講 ６−−−レジズＬ 、ｆ ７・−−＋ｑン事
シルスト７ハ′４輛（９−ｆＪ１粁 第２図 ケ゛−ト電）１ジ （Ｖ）
Claims (1)
- 半導体基板を選択的にエッチングして前記基板に凹部
を形成する工程と、前記基板をドーピング不純物を含む
ガスのプラズマ中に又はその近傍に配して不純物が前記
凹部の底面及び側面に至るまで選択的にドーピングする
工程を含むことを特徴とする半導体へのドーピング方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4901885A JPS61208217A (ja) | 1985-03-12 | 1985-03-12 | 半導体へのド−ピング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4901885A JPS61208217A (ja) | 1985-03-12 | 1985-03-12 | 半導体へのド−ピング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208217A true JPS61208217A (ja) | 1986-09-16 |
Family
ID=12819385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4901885A Pending JPS61208217A (ja) | 1985-03-12 | 1985-03-12 | 半導体へのド−ピング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208217A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125073A (en) * | 1974-08-27 | 1976-03-01 | Sanyo Electric Co | Handotaisochi no kakusanryoikikozo |
| JPS59218728A (ja) * | 1983-05-26 | 1984-12-10 | Fuji Electric Corp Res & Dev Ltd | 半導体基体への不純物導入方法 |
| JPS61154029A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | ボロンのド−ピング方法 |
| JPS61185922A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | リンのド−ピング方法 |
-
1985
- 1985-03-12 JP JP4901885A patent/JPS61208217A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5125073A (en) * | 1974-08-27 | 1976-03-01 | Sanyo Electric Co | Handotaisochi no kakusanryoikikozo |
| JPS59218728A (ja) * | 1983-05-26 | 1984-12-10 | Fuji Electric Corp Res & Dev Ltd | 半導体基体への不純物導入方法 |
| JPS61154029A (ja) * | 1984-12-26 | 1986-07-12 | Nec Corp | ボロンのド−ピング方法 |
| JPS61185922A (ja) * | 1985-02-13 | 1986-08-19 | Nec Corp | リンのド−ピング方法 |
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