JPS61203722A - ロ−タリ−エンコ−ダインタフエ−ス回路 - Google Patents
ロ−タリ−エンコ−ダインタフエ−ス回路Info
- Publication number
- JPS61203722A JPS61203722A JP4557385A JP4557385A JPS61203722A JP S61203722 A JPS61203722 A JP S61203722A JP 4557385 A JP4557385 A JP 4557385A JP 4557385 A JP4557385 A JP 4557385A JP S61203722 A JPS61203722 A JP S61203722A
- Authority
- JP
- Japan
- Prior art keywords
- rotary encoder
- data processing
- circuit
- processing device
- interface circuit
- Prior art date
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- Pending
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- Arrangements For Transmission Of Measured Signals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ロータリーエンコーダとデータ処理装置との
間に設けられ、前記ロータリーエンコーダの数値を入カ
レ処理するロータリーエンコーダインタフェース回路に
関するものである。
間に設けられ、前記ロータリーエンコーダの数値を入カ
レ処理するロータリーエンコーダインタフェース回路に
関するものである。
従来、この種のロータリーエンコーダインタフェース回
路ハ、ロータリーエンコーダよりのコードを入力する入
力部と、入力して符号化されたコードを変換するコード
変換部と、変換された数値を保持するデータラッチ部と
、データ処理装置にラッチされた数値をひき渡すための
インタフＸ −ス部とから成り、前記データ処理装置が
インタフェース回路を介して、各時点でのエンコーダの
数値を入力することができる構成となっていた。
路ハ、ロータリーエンコーダよりのコードを入力する入
力部と、入力して符号化されたコードを変換するコード
変換部と、変換された数値を保持するデータラッチ部と
、データ処理装置にラッチされた数値をひき渡すための
インタフＸ −ス部とから成り、前記データ処理装置が
インタフェース回路を介して、各時点でのエンコーダの
数値を入力することができる構成となっていた。
しかしながら、ロータリーエンコーダを使用する場合に
は、ロータリーエンコーダが所定の数値、それ以下父は
それ以上になったことを検出するという機能が多くの応
用において必要であるが、上記のような従来のロータリ
ーエンコーダインタフェース回路では、前記検出機能を
実現するためにデータ処理装置が連続的に数値を入力し
て判定する必要があった。
は、ロータリーエンコーダが所定の数値、それ以下父は
それ以上になったことを検出するという機能が多くの応
用において必要であるが、上記のような従来のロータリ
ーエンコーダインタフェース回路では、前記検出機能を
実現するためにデータ処理装置が連続的に数値を入力し
て判定する必要があった。
その場合、前記データ処理装置が数値を入力する作業に
専有されてしまい処理能力が低下し、またエンコーダの
数値変化が高速の場合には、データ処理装置の入力速度
が追随せず誤差が生ずるという問題点があった。
専有されてしまい処理能力が低下し、またエンコーダの
数値変化が高速の場合には、データ処理装置の入力速度
が追随せず誤差が生ずるという問題点があった。
本発明は、上記問題点を解決するもので、データ処理装
置より、予め設定された数値とエンコーダの数値との比
較判定を行ない、大、小又は一致を検出してデータ処理
装置に通知できるようＫし九ロータリーエンコーダイン
タフェース回路ｔ−提供することを目的とする。
置より、予め設定された数値とエンコーダの数値との比
較判定を行ない、大、小又は一致を検出してデータ処理
装置に通知できるようＫし九ロータリーエンコーダイン
タフェース回路ｔ−提供することを目的とする。
上記本発明の目的を達成するための本発Ｅ！ＡＶｃ係成
は、ロータリーエンコーダとデータ処理装置とノ間に設
ケられ、ロータリーエンコーダの数値を入力し処理する
ロータリーエンコーダインタフェース回路において、予
めデータ処理装置より設定された判定基準値を保持する
ラッチ回路と、このラッチ回路の判定基準値とロータリ
ーエンコーダより入力された数値との比較判定を行なう
比較回路と、この比較回路にて数値の大、小りは一致が
検出された際にデータ処理装置に通知する検出フリップ
フロップとを設けてなる本のである。
は、ロータリーエンコーダとデータ処理装置とノ間に設
ケられ、ロータリーエンコーダの数値を入力し処理する
ロータリーエンコーダインタフェース回路において、予
めデータ処理装置より設定された判定基準値を保持する
ラッチ回路と、このラッチ回路の判定基準値とロータリ
ーエンコーダより入力された数値との比較判定を行なう
比較回路と、この比較回路にて数値の大、小りは一致が
検出された際にデータ処理装置に通知する検出フリップ
フロップとを設けてなる本のである。
次に１本発明の一実施例を図面に基づいて説明する。
第１図は、本発明に係るロータリーエンコーダインタフ
ェース回路とロータリーエンコーダ及ヒデータ処理装置
の接続関係を示すブロック図である。
ェース回路とロータリーエンコーダ及ヒデータ処理装置
の接続関係を示すブロック図である。
第２図は、本発明に係るロータリーエンコーダインタフ
ェース回路の一実施例を示すブロック図である。
ェース回路の一実施例を示すブロック図である。
図中１は、ロータリエンコーダであり、このロータリー
エンコーダｌは、接続ケーブル２を介しテ、ロータリー
エンコーダインタフェース回路３Ｖｃ接続される。この
ロータリーエンコーダインタフェース回路３で処理され
た信号は、データ処理装置４に通知される。
エンコーダｌは、接続ケーブル２を介しテ、ロータリー
エンコーダインタフェース回路３Ｖｃ接続される。この
ロータリーエンコーダインタフェース回路３で処理され
た信号は、データ処理装置４に通知される。
次いで、前記ロータリーエンコーダインタフェース回路
３の内部構成を第２図に基づいて説明するに、接続コネ
クタ１６より入力されるロータリエンコーダｌよりの信
号は、フォトカプラー人力部１３により、電気的にアイ
ソレートされた後、コード変換部１２によりコード変換
される。通常、前記ロータリーエンコーダｌより出力さ
れる信号は、グレー符号であるので、コード変換部１２
に＋ａ、）！声４＾＾−ｌムＩｄ’ｐＣ３−１−一−ｒ
４ａｂノムフ〉＾ＩｇＭｈイ１また２進符号の数値（以
下単に数値と称する）は、データラッチバッファ１４を
介して前記データ処理装置４に入力される。
３の内部構成を第２図に基づいて説明するに、接続コネ
クタ１６より入力されるロータリエンコーダｌよりの信
号は、フォトカプラー人力部１３により、電気的にアイ
ソレートされた後、コード変換部１２によりコード変換
される。通常、前記ロータリーエンコーダｌより出力さ
れる信号は、グレー符号であるので、コード変換部１２
に＋ａ、）！声４＾＾−ｌムＩｄ’ｐＣ３−１−一−ｒ
４ａｂノムフ〉＾ＩｇＭｈイ１また２進符号の数値（以
下単に数値と称する）は、データラッチバッファ１４を
介して前記データ処理装置４に入力される。
一方、データ処理装置４とロータリーエンコーダインタ
フェース回路３とは、パスインタフェースコネクタ５を
介して接続され、データ処理装置４は、リードライトコ
ントロール部８を介して入出力タイミング信号をロータ
リーエンコーダインタフェース回路３に与え、双方向バ
ッファ９を介して数値を入力する。また、１５はタイミ
ング信号発生回路である。以上は従来のこの棟のロータ
リーエンコーダインタフェース回路にも多く見られる構
成である。
フェース回路３とは、パスインタフェースコネクタ５を
介して接続され、データ処理装置４は、リードライトコ
ントロール部８を介して入出力タイミング信号をロータ
リーエンコーダインタフェース回路３に与え、双方向バ
ッファ９を介して数値を入力する。また、１５はタイミ
ング信号発生回路である。以上は従来のこの棟のロータ
リーエンコーダインタフェース回路にも多く見られる構
成である。
更に、本発明に係るロータリーエンコーダインタフェー
ス回路３では、データ処理装置４が設定データラッチ１
０に比較判定のた°め数値をセットし、ロータリーエン
コーダｌより入力された数値汁−ナホ）＋−酔向旗１】
によっで般？データラッチｌＯの出力と逐次比較される
。ここで、回路の設定条件に応じて大、小又は−散が検
出されると、検出出力によって検出フリップフロップ６
がセットされる。この検出フリップフロップ６の出力信
信７は、データ処理装置４に対する割り込み信号となり
、データ処理に対して大、小父は一致の検出を通知する
。
ス回路３では、データ処理装置４が設定データラッチ１
０に比較判定のた°め数値をセットし、ロータリーエン
コーダｌより入力された数値汁−ナホ）＋−酔向旗１】
によっで般？データラッチｌＯの出力と逐次比較される
。ここで、回路の設定条件に応じて大、小又は−散が検
出されると、検出出力によって検出フリップフロップ６
がセットされる。この検出フリップフロップ６の出力信
信７は、データ処理装置４に対する割り込み信号となり
、データ処理に対して大、小父は一致の検出を通知する
。
上記のような構成により、予めセットした判定基遣値に
対するロータリーエンコーダの数値の大。
対するロータリーエンコーダの数値の大。
小父は一致をデータ処理装置４に対して通知することが
できる。
できる。
以上説明したように、本発明に係るロータリーエンコー
ダインタフェース回路によれば、予めデータ処理装置よ
り設定された判定基準値を保持するランチ回路と、この
ラッチ回路の判定基準値とロータリーエンコーダより入
力された数値との比較判定を行なう比較回路と、この比
較回路にて数装置に通知する検出フリップ７０ツブとを
設けてなるから、データ処理装置に対して大、小父は一
致の検出時点で即時通知することができるため、データ
処理装置の負荷を大幅に軽減できると共Ｋ。
ダインタフェース回路によれば、予めデータ処理装置よ
り設定された判定基準値を保持するランチ回路と、この
ラッチ回路の判定基準値とロータリーエンコーダより入
力された数値との比較判定を行なう比較回路と、この比
較回路にて数装置に通知する検出フリップ７０ツブとを
設けてなるから、データ処理装置に対して大、小父は一
致の検出時点で即時通知することができるため、データ
処理装置の負荷を大幅に軽減できると共Ｋ。
ロータリーエンコーダの動作に対して高速な応答をする
ことができるという効果を奏する。
ことができるという効果を奏する。
第１図は、本発明に係るロータリーエンコーダインタフ
ェース回路とロータリーエンコーダ及ヒデータ処理装置
の接続関係を示すブロック図である。 第２図は、本発明に係るロータリーエンコーダインタフ
ェース回路の一実施例を示すブロック図である。 ｌ・・・ロータリーエンコーダ ２・・・後続ケーブル ３・・・ロータリーエンコーダインタフェース回路４・
・・データ処理装置 ５°・・バスインタフェースコネクタ ６・・・検出フリップ７０ツブ ７・・・出力信号８
・・・リードライトコントロール部 ９・・・双方向バッファ １０・・・設定データラッチ
１１・・・大小比較回路 １２・・・コード変換部１
３・・・フォトカプラー人力部 １４・・・データラッチバッファ １５・・・タイミング信号発生回路 １６・・・接続コネクタ
ェース回路とロータリーエンコーダ及ヒデータ処理装置
の接続関係を示すブロック図である。 第２図は、本発明に係るロータリーエンコーダインタフ
ェース回路の一実施例を示すブロック図である。 ｌ・・・ロータリーエンコーダ ２・・・後続ケーブル ３・・・ロータリーエンコーダインタフェース回路４・
・・データ処理装置 ５°・・バスインタフェースコネクタ ６・・・検出フリップ７０ツブ ７・・・出力信号８
・・・リードライトコントロール部 ９・・・双方向バッファ １０・・・設定データラッチ
１１・・・大小比較回路 １２・・・コード変換部１
３・・・フォトカプラー人力部 １４・・・データラッチバッファ １５・・・タイミング信号発生回路 １６・・・接続コネクタ
Claims (1)
- ロータリーエンコーダとデータ処理装置との間に設けら
れ、前記ロータリーエンコーダの数値を入力し処理する
ロータリーエンコーダインタフエース回路において、予
め前記データ処理装置より設定された判定基準値を保持
するラツチ回路と、このラツチ回路の判定基準値と前記
ロータリーエンコーダより入力された数値との比較判定
を行なう比較回路と、この比較回路にて数値の大、小又
は一致が検出された際に前記データ処理装置に通知する
検出フリツプフロツプとを設けてなることを特徴とする
ロータリーエンコーダインタフエース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4557385A JPS61203722A (ja) | 1985-03-07 | 1985-03-07 | ロ−タリ−エンコ−ダインタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4557385A JPS61203722A (ja) | 1985-03-07 | 1985-03-07 | ロ−タリ−エンコ−ダインタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61203722A true JPS61203722A (ja) | 1986-09-09 |
Family
ID=12723087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4557385A Pending JPS61203722A (ja) | 1985-03-07 | 1985-03-07 | ロ−タリ−エンコ−ダインタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61203722A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0531048U (ja) * | 1991-09-27 | 1993-04-23 | 日本開閉器工業株式会社 | 摺動式押釦スイツチ |
-
1985
- 1985-03-07 JP JP4557385A patent/JPS61203722A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0531048U (ja) * | 1991-09-27 | 1993-04-23 | 日本開閉器工業株式会社 | 摺動式押釦スイツチ |
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