JPS61201565A

JPS61201565A - 印字制御方式

Info

Publication number: JPS61201565A
Application number: JP60042963A
Authority: JP
Inventors: Haruhiko Yagi; 春彦八木
Original assignee: Pentel Co Ltd
Current assignee: Pentel Co Ltd
Priority date: 1985-03-05
Filing date: 1985-03-05
Publication date: 1986-09-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はプリンタの印字制御方式に係り、特に受信デー
タバッファメモリと印字データバッファメモリを有する
印字制御方式に関する。

〔従来の技術〕

プリンタの印字速度を早める為に、プリンタ印字制御部
に受信データバッファメモリと印字データバッファメモ
リとを設けて、印字動作中においても受信動作を行い、
これによってプリンタのデータ処理速度の高速化を図る
という手法が従来より比較的多く採用されている。とく
に昨今にあっては、高解像度鮮明画質を提供する高速イ
メージプリンタの出現により、印字の為のデータ量が飛
躍的に増大し、このような多量のデータを高速処理する
ために、多量の受信データバッファメモリと印字データ
バッファメモリを備えたプリンタが増えている。

これを、第６図に示す従来例により更に詳述すると、ま
ず、ホストコンピュータ１１より印字用のデータが入力
されると、Ｉ／○ボート６は制御バスＩＤを介して、そ
の信号を受信したことを中央処理装置としてのＣＰＵＩ
に知らせる。ＣＰＵ１は、この受信信号を受は付けると
、第１のメモリブロック３及び第２のメモリブロック４
のどちらを受信データパンツアメモリにするかを判断し
、メモリブロック選択信号及び制御信号を制御バスＩＤ
を通して前記第１のメモリブロック３及び第２のメモリ
ブロック４に出力し、これによって受信データバッファ
メモリを決め、同時にアドレスバスＩＢにアドレスを出
力して、データバスＩＣに出力された印字用データを受
信データパンツアメモリとして選択された第１のメモリ
ブロック３又は第２のメモリブロック４に書き込む。

次に、ＣＰＵＩは、上述のように受信データバッファメ
モリに印字用のデータの書き込み中に、印字タイミング
信号発生器１３より出力された印字指令信号１３Ａを受
は付けると、印字の動作に大るりこの場合、ＣＰＵＩは
、まずホストコンピュータ１１より送出される印字用デ
ータの受ｆεを中断するための信号を、制御ハスＩＤを
介してＩ１０ポート６に送出する。また、前記各メモリ
ブロック３及び４のどちらを印字データパンツアメモリ
にするか判断し、メモリブロック選択信号及び制御信号
を制御バスＩＤを通して前記第１のメモリブロック３及
び第２のメモリブロック４に出力し、これによって印字
データバッファメモリを決めると共に、アドレスバスＩ
Ｂにアドレスを出力して前記受信データバッファメモリ
に選択されていたメモリブロック３又は４から印字用の
データを読み出し、該印字用のデータをランチ回路５で
ラッチするための信号をアドレスバスに出力してラッチ
する。

このように、ＣＰＵＩは、印字データ処理に際しては特
に印字指令信号１３Ａ及び受信信号を受は付けるたびに
、受信データパンツアメモリ及び印字データバッファメ
モリを選択することから、メモリブロック選択信号を出
力するためのプログラムを必ず実行するようになってい
る。

〔発明が解決しようとする問題点〕

しかしながら、かかる従来例においては、前述した如＜
、ＣＰＵ１がデータ受信命令及び印字命令を受は付ける
たびに、メモリブロック３，４の現在の選択状況及びメ
モリの空き状態を判断したのち、その一方を受信データ
バッファメモリとするとともに他方を印字データバッフ
ァメモリに指定するためのプログラムを実行し、当該各
々のメモリブロック３．４にメモリブロック選択信号を
出力してから受信及び印字の為のデータ処理を行ってい
るため、ＣＰＵＩの負担が大きく、受信及び印字の為の
データ処理に対するＣＰＵＩのアクセス時間が長くなり
、従ってデータ処理に時間がかかり、印字データバッフ
ァメモリと受信データバッファメモリの切替えに際して
は、待ち時間が多くなり、これがためプリンタのデータ
処理速度が大幅に低下するという著しい不都合が生じて
いた。

〔発明の目的〕

本発明は、係る従来例の有する不都合を改善し、特に受
信データバッファメモリと印字データバッファメモリと
の選択に際し、ＣＰＵのデータ処理負担を軽減すること
により、印字出力に際してのデータ処理速度の向上を図
ったプリンタの印字制御方式を提供することを、その目
的とする。

Ｃ問題点を解決するための手段〕そこで、本発明では、外部メモリ或いはホストコンピュ
ータ等の外部装置より送出された印字用データのデータ
処理に際し、当該印字用データを受信する動作と印字す
る動作とを並行して行うように構成された中央処理装置
を含むプリンタ制御部の印字制御方式において、前記中
央処理装置を含むプリンタ制御部に少なくとも２つのメ
モリブロックを設けると共に、当該少なくとも２つのメ
モリブロックの内の一方を受信データバッファメモリに
選択し、他方を印字データバッファメモリに選択するデ
コーダ回路を装備し、前記印字用データの受信動作をメ
モリ間直接転送用制御手段により処理するとともに、前
記デコーダ回路のメモリブロック選択に際しては、前記
中央処理装置のバス応答信号をもとに当該メモリブロッ
ク選択信号を出力できるように構成し、これによって前
記口約を達成しようとするものである。

〔作用〕

最初に、一方のメモリブロックを受信用バッファメモリ
とし、他方のメモリブロックを印字用バッファメモリと
指定する。受信データの入力に際しては、当該受信デー
タをメモリ間直接転送すなわちＤＭＡ転送により受信用
バッファメモリに転送し、これと並行して印字用バッフ
ァメモリより印字データを読み出して印字を行い得るよ
うにした。この場合、受信用のメモリブロックと印字用
のメモリブロックの各々の現在使用されているブロック
数をランチ回路によりラッチし、このラッチ回路とＤＭ
Ａ転送中を示す信号とで、メモリブロックのセレクト信
号を切り換えるようにして中央処理装置であるＣＰＵの
負担を軽減し、これによってプリンタの処理速度の向上
が図られている。

〔発明の実施例〕

以下、本発明の一実施例を第１図ないし第３図に基づい
て説明する。ここで、前述した従来例と同一の構成部材
については同一の符号を用いることとする。

第１図はプリンタ制御部のブロック図を示す。

この第１図において、１は中央演算処理装置としてのＣ
ＰＵを示す。このＣＰＵＩは本実施例におけるプリンタ
制御部の中心的役割をなし、各種データを処理し、プリ
ンタ装置全体（図示せず）を制御する機能を備えている
。２０は、メモリ相互間における情報転送用の制御部（
以下、単にｒＤＭＡＣｊという）を示す。このＤＭＡ、
Ｃ２０は、本実施例では、後述するようにホストコンピ
ュータ１１より送信されてきたデータを、Ｉ１０ポート
６を介して第１のメモリブロック３又は第２のメモリブ
ロック４にＤＭＡ転送する場合の動作を制御するもので
ある。

また、３は第１のメモリブロックを示し、４は第２のメ
モリブロックを示す。これらメモリブロック３，４は後
述するように受信可能な状態となっているいづれか一方
がホストコンピュータ１１より送信されたデータを格納
する受信データバ、７フアメモリとして機能し、また他
方が印字データを格納する印字データバッファメモリと
して機能するようになっている。５は印字バッファメモ
リに格納された印字データを印字する為に前記第１のメ
モリブロック３又は第２のメモリブロック４から読み出
された印字データをラッチしておくためのランチ回路を
示す。また、８は前記Ｃ，Ｐ　Ｕ　１のワークエリアと
して機能するＲＡＭを示し、９は前記ＣＰＵＩを動作さ
せる為のプリント制御プログラムが内蔵されているＲＯ
Ｍを示す。さらに、１０は前記ラッチ回路５でランチし
たデータを印字する印字ヘッドを示す。また、１３は印
字タイミング信号発生器を示し、１２はアンドゲートを
示す。このアンドゲート１２は、前記Ｉ１０ポート６よ
り送出されるイネーブル信号６Ａと前記印字タイミング
信号発生器１３より送出される印字タイミング信号１３
Ａとを入力し、その出力１２Ａを前記ＤＭＡＣ２０のＲ
ＥＡＤＹ端子に送り込むように機能する。７は前記第１
又は第２のメモリブロック３又は４を必要に応じて受信
データバッファメモリとして使用するか印字データバッ
ファメモリとして使用するか切り替える働きをするデコ
ーダを示す。

ここで、前記デコーダ７の構成を第２図に基づいて詳述
する。この第２図において、７１は印字バッファプロ・
７り数ラッチ回路である。この印字バッファブロック数
ランチ回路７１は、現在印字バッファメモリとして使用
している第１又は第２のメモリブロック３又は４の選択
アドレスをラッチする機能を有している。また、７２は
受信バッファブロック数ラッチ回路である。この受信パ
フファブロック数ラッチ回路７２は、現在受信バッファ
メモリとして使用している第２又は第１のメモリブロッ
ク４又は３の選択アドレスをう・７チする。１３Ｂは前
記ラッチ回路７１及び７２に入力される前記メモリブロ
ックの選択アドレスをラッチする為のクロック信号であ
る。このクロック信号１３ＢはＣＰＵＩよりアドレスバ
スＩＢを通じて出力される。更に、７３及び７４はトラ
イステートバッファを示す。このトライステートバッフ
ァ７３及び７４は、前記ＣＰＵＩがらの応答信号１Ａに
より互いに相反するゲートの開閉を行うように構成され
ており、前記印字バッファブロック数ランチ回路７１又
は受信バッファブロック数ラッチ回路７２でランチした
メモリブロックの選択アドレスをデコーダ７５に送出す
るように機能する。このデコーダ７５は、当該メモリブ
ロックの選択アドレスをもとに前記第１のメモリブロッ
ク３又は第２のメモリブロック４のどちらを受信データ
パンツアメモリにして、どちらを印字データバッファメ
モリにするか切り替えるための制御信号７Ａ及び７Ｂを
出力するようになっている。

次に前記第１図のブロック構成における全体的な各部の
関連動作を説明する。

今、プリンタ制御部がデータ受信可能な状態にあるとす
る。まず最初にホストコンピュータ１１より印字用のデ
ータがＩ１０ポート６に送出される。当該Ｉ１０ボート
６でこの印字用のデータをラッチすると共にイネーブル
信号６Ａをアンドゲート１２に出力して、印字タイミン
グ信号１３Ａが「ハイレベル」の状態でアンドゲート１
２に印加され、当該アンドゲート１２の出力信号１２Ａ
を「ハイレベル」にし、ＤＭＡＣ２０に対して、印字用
のデータがホストコンピュータより転送されたことを知
らせる。次に当該ＤＭＡＣ２０は、ＣＰＵＩに対して、
当該プリンタ制御部の制御権を明は渡すように要求する
信号２０ＡをＣＰＵＩに出力する。ＣＰＵＩはこの信号
２０Ａを受は付けた後、前記ＤＭＡＣ２０及びデコーダ
７に対して、制御権を明は渡すことを知らせる応答信号
ＩＡを出力する。

前記り、ＭＡＣ２０はこの応答信号ＩＡを受信すると、
ＣＰＵＩに代ってプリンタ制御部を制御する。すなわち
ＤＭＡモードに入ることになる。この場合、ＤＭＡＣ２
０は、アドレスバスＩＢを介してＩ１０ポート６に制御
命令を出力し、当該Ｉ１０ボート６にランチされた印字
用のデータをデータバスＩＣに出力させ、またこれと並
行して、第１メモリブロツク３を受信データバッファメ
モリに指定し、第２のメモリブロック４を印字データバ
ッファメモリに指定する。そして、この第１のメモリブ
ロック３に制御信号を出力し、前記データバスＩＣに出
力された印字用のデータを、当該筒１のメモリブロック
３に書き込む。このように、ＤＭＡＣ２０の制御によっ
て第１のメモリブロック３とＩ１０ポート６との間でデ
ータ転送が行われる（ＤＭＡ転送）。

次に、前記ＤＭＡ転送中にＣＰＵＩに印字タイミング信
号１３Ａが入力される。と、当該ＣＰＵＩは印字の為の
割込み処理を行う。また前記１３Ａ信号は同時にアンド
ゲート１２に送出され、ＤＭＡＣ２０のモードを停止さ
せるためレディ　（ＲＥＡＤＹ）信号１２Ａを「ロウレ
ベル」にする。ＣＰＵＩは割込み処理を開始するに当た
り、データバスＩＣにメモリブロックの選択アドレスを
出力し、デコーダ７により当該アドレスをデコードし、
第１のメモリブロック３を印字データバッファメモリに
指定する。そしてＣＰＵＩは第１のメモリブロック３よ
り印字用データを読み出し、ラッチ回路５に当該印字用
データを送出する。このラッチ回路５では、この印字用
データをラッチし印字ヘッド１０に当該印字用データを
送出して、印字を行う。更に印字データパンツアメモリ
として使用していた当該筒２のメモリブロック４が空き
状態になっているので、この第２のメモリブロック４を
受信データバッファメモリにし、再びＤＭＡモードを行
うようになっている。

ここで前記ＤＭＡＣ１０による第１のメモリブロック３
と第２のメモリブロック４との切替制御する動作を、更
に詳述する。

今、ＤＭＡモードにおいて、受信データバッファメモリ
として第１のメモリブロック３が選択され、印字データ
バッファメモリとして第２のメモリブロック４が選択さ
れるようになっているとする。そして、アドレスデコー
ダ７５より出力されるイネーブル信号７Ａ及び７Ｂ（第
２図参照）は、「ロウレベル」のときメモリが機能し、
「ハイレベル」のときメモリは機能しないように指定す
る信号とする。ここで第１のメモリブロック３を指定す
るアドレスを２進数「０１」とし、第２のメモリブロッ
ク４を指定するアドレスを２進数「１０」とする。従っ
て、第１のメモリブロック３にＤＭＡ転送している時は
アドレスデコーダ７５のイネーブル信号７Ａは「ロウレ
ベル」、７Ｂは「ハイレベル」になっている。そして、
トライステートバッファ７３には選択アドレスｒｌｏｊ
、ｌ−ライステートバフファ７４には選択アドレス「０
１」がセットされている。この時、トライステートバッ
ファ７４が「スルー状態」になり、トライステートバッ
ファ７３が「゛クローズ状態」となっている。

次にＣＰＵＩが印字タイミング信号発生器１３より印字
タイミング信号を受は付けると、当該ＣＰＵＩはデータ
バスにメモリブロック選択アドレスｒＯ１１０Ｊを出力
する。データバスの上位２桁が印字バッファブロック数
ラッチ回路７１に接続され、下位２桁が受信バッファブ
ロック数ラッチ回路７２に接続されている。そして、当
該メモリブロック選択アドレスが出力されると、このア
ドレスを印字バッファブロック数うッチ回路７１及び７
２でラッチするタイミング信号１３ＢをアドレスバスＩ
Ｂに出力して、ラッチする。そして、ＣＰＵＩより出力
されるバス応答信号ＩＡをトライステートバッファ７４
へ、又その反転信号をトライステートバッファ７３へ各
々入力する。ここで、ハス応答信号ＩＡは、ＣＰＵモー
ドのとき「ハイレベル」で、ＤＭＡモードのとき「ロウ
レベル」になっている。従って今、ＣＰＵモードである
から、ＩＡは「ハイレベル」となり、トラ・イステート
バッファ７３が［スルー状態ｊとなり、前記印字バッフ
ァブロンク数ラッチ回路７］にランチされたアドレス「
０１」をアドレスデコーダ７５に出力して、イネーブル
信号７Ａを「ロウレベル」にするとともに第１のメモリ
ブロック３を印字データバッファメモリとして機能させ
る。この時、イネーブル信号７Ｂは「ハイレベル」にな
っているので、第２のメモリブロック４は機能していな
い。そしてＣＰＵＩはアドレスバスＩＢにアドレスを出
力し、第１のメモリブロック３より（印字パンツアメモ
リに使用している）印字用のデータを読み出してラッチ
回路５に当該印字用のデータを送出しランチする。そし
て、このラッチされた印字用のデータを順次印字ヘッド
１０により印字してゆく。

次に、当該印字ヘッド１０により印字動作中に、再びＩ
１０ポート６よりイネーブル信号６Ａが出力されＤＭＡ
モードになると、バス応答信号ＩＡが「ロウレベル」と
なり、トライステートバッファ７４が「スルー状態」に
なり、デコーダ７５より出力されるイネーブル信号７Ｂ
が「ロウレベル」となり、第２のメモリブロック４が受
信データバッファメモリとして機能する。この時、イネ
ーブル（を号７Ａは「ハイレベル」となり、トライステ
ートバッファ７３は「クローズ状態」となっている。

次に、第１図に示すプリンタ制御部による制御手順につ
いて第４図及び第５図に示すフローチャートに基づいて
説明する。

まず、スタートするとプリンタ制御部の第１のメモリブ
ロック３又は第２のメモリブロック４を受信データに対
するメモリ可能状態に設定する（ステップ３１）。同時
に、ホストコンピュータ１１よりＩ１０ポート６に送出
された印字用データが受信されたかどうか判断する（ス
テップ３２）。

受信していないならば、受信されるまで待つ。受信した
ならば、ＤＭＡＣ２０にＩ１０ポート６より制御信号が
送出されＤＭＡモードがスタートする（ステップ３３）
。そしてＤＭＡモードにおいて、Ｉ１０ポート６と第１
のメモリプコック３又は第２のメモリブロック４との間
で、受信データをＤＭＡ転送する。

次に、ＤＭＡＣ２０は、前記受信データ内に含まれてい
るキャリッジリターン（ＣＲ）や用紙送り（ＬＦ）等の
印字開始命令をＤＭＡ転送したか判断する（ステップ３
４）。ここで、当該印字開始命令が転送されなければ「
ノー」でＤＭＡ転送を続行し、もし転送されれば「イエ
ス」で、ＤＭＡＣ２０は、ＤＭＡ転送を停止しくステッ
プ３５）、ｃｐｕｔに対してプリンタ制御部の制御権を
明は渡すように要求する信号２０Ａを「オフ」にする。

これによって、ＣＰＵ１は、制御権を戻すためバス応答
信号ＩＡを「オフ」し、当該制御権をＣＰＵ１に戻す。

そしてＤＭＡ転送が停止したならばＣＰＵＩはＩ１０ボ
ート６をデータ受信不可能状態にしくステップ３６）、
印字タイミング信号発生器１３より出力される印字タイ
ミング信号１３Ａを受けて印字の為の割り込み動作に入
る。この時点で受信データバッファメモリには１ライン
分の印字用データが入っている。次にＣＰＵＩは印字デ
ータバッファメモリが空状態にあるかどうか判断する（
ステップ３７）。

これを更に詳述すると、この場合、ＣＰＵ１はＲＡＭ８
内に記憶された印字バッファ空フラグ（ＰＲＴＢＦ）８
１　（第３図参照）が「オン」か「オフ」かを判断する
。そして、印字バッファ空フラグが「オン」なら空き状
態、「オフ」なら空きでない。

一方・印字データパンツアメモリが空状態でなければ、
受信バッファフルフラグ（ＲＣＶＢＦ）８０を「オン」
にして、ステップ３２に戻る・空状態であればＣＰＵＩ
は現在使用している受信データバッファメモリのメモリ
ブロック選択アドレスを印字バッファブロック数うッチ
回路７１に出力し、これを受けて印字バッファブロック
数ラッチ回路７１は当該アドレスをラッチする（ステッ
プ３８）。そして、ＣＰＵＩはＲＡＭ８内の印字バッフ
ァ空フラグ８１を「オフ」にする（ステップ３９）。ま
た、ＣＰＵＩはこれから使用する受信データバッファメ
モリのメモリブロック選択アドレスを受信バッファブロ
ック数ラッチ回路７２に出力し、これを受けて当該受信
バッファブロック数ラッチ回路７２は当該アドレスをラ
ッチする（ステップ４０）。その後、ＣＰＵＩはＲＡＭ
ａ内の受信バッファフルフラグ（ＲＣＶＢＦ）８２を「
オフ」にして（ステップ４１）、次の受信バッファに受
信データをＤＭＡ転送するため受信可能（ステップ４３
）にしてステップ３２にもどる。

そして印字タイミング信号１３Ａが出力されるごとにＤ
ＭＡの動作中はＤＭＡは中断されＣＰＵＩが印字のため
、割り込み処理を実行する。ここで、ＣＰＵ１が印字タ
イミング信号１３Ａによる印字用割り込み処理ルーチン
を第５図のフローチャートに基づいて説明する。まず、
ＣＰＵＩは、印字データバッファメモリに指定した第１
のメモリブロック３又は第２のメモリブロック４にアド
レスバスＩＢを通してアドレスを出力し、第１のメモリ
ブロック３又は第２のメモリブロック４より印字用のデ
ータをデータバスＩＣを通じて読み出しくステップ５０
）、この印字用のデータをラッチ回路５に出力する（ス
テップ５１）。そして第１のメモリブロック３又は第２
のメモリブロック４より印字用のデータを全て読み出し
てラッチ回路５に出力したかを判断する（ステップ　５
２）。

もし印字用のデータを全て読み出していなければリター
ンする。また、印字用のデータを全て読み出している場
合、ＣＰＵＩはＲＡＭＢ内の受信バッファフルフラグ（
ＲＣＶＢＦ）８０が「オン」か「オフ」かを判断する（
ステップ５３）。そして当該受信バッファフルフラグ８
０が「オフ」ならば・受信データバッファメモリに指定
した第１のメモリブロック３又は第２のメモリブロック
４に印字用のデータか準備されていないので、ＣＰＵ１
はＲＡＭ８内の印字データバッファメモリが空き状態に
なったことを示す印字バッファ空フラグ（ＰＲＴＢＦ）
８１をオンにして（ステップ５４）、リターンする。一
方、受信バッファフルフラグ８０が「オン」の場合は、
印字用のデータが受信データバッファメモリに指定した
第１のメモリブロック３又は第２のメモリブロック４に
準備されているので、現在使用されている受信データバ
ッファメモリのメモリブロック選択アドレスをデータバ
スＩＣを介して印字パフファブロック数ラッチ回路（７
１）に出力する（ステップ５５）。そして、ＣＰＵＩは
ＲＡＭＢ内の印字バッファ空フラグ８１を「オフ」　（
ステップ５６）にし、今まで印字データバッファメモリ
に使用していた第１又は第２のメモリブロック３又は４
の選択アドレスを受信ブロックラッチ回路７２に出力す
る（ステップ５７）。次に、ＣＰＵＩは、ＲＡＭＢ内の
受信バッファフルフラグ８０を「オフ」にして（ステッ
プ５８）、Ｉ１０ポート６に印字用デ−夕受信可能であ
ることを知らせ（ステップ５９）、続いてリターン制御
する。この結果、割込みルーチンが完了し「受信可」の
状態ですべての制御が完了する。

〔発明の効果〕

以上のように、本発明によると、ＣＰＵの負担を大幅に
軽減し得るので、印字処理能力の向上を図ることが可能
となり、従って大量の受信データに対しても高速印字出
力ができるという従来にない優れた印字制御方式を提供
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
デコーダ回路部分を示す詳細ブロック図、第３図はＣＰ
Ｕ用のワークエリアとして機能するＲＡＭを示す説明図
、第４図ないし第５図は各々゛第１図の作用を示すフロ
ーチャート、第６図は従来例を示すブロック図である。１・−・−・中央処理装置としてのＣＰＵ、ＩＡ・−−
−−−−〜−バス応答、信号、３−−−−−−−・第１
のメモリブロック、４−−−−−−−・第２のメモリブ
ロック、７・−−−−ｍ＝−・デコーダ回路、１１−−
−−−−−ホストコンピュータ、２０−・・・・・メモ
リ間直接転送用制御手段としてのＤＭＡＣ。特許出願人　　べ　ん　て　る　株式会社第２図　　７ＩＡ第３図第４図

Claims

【特許請求の範囲】

（１）、外部メモリ或いはホストコンピュータ等の外部
装置より送出された印字用データのデータ処理に際し、
当該印字用データを受信する動作と印字する動作とを並
行して行うように構成された中央処理装置を含むプリン
タ制御部の印字制御方式において、前記中央処理装置を含むプリンタ制御部に少なくとも２
つのメモリブロックを設けると共に、当該少なくとも２
つのメモリブロックの内の一方を受信データバッファメ
モリに選択し、他方を印字データバッファメモリに選択
するデコーダ回路を装備し、前記印字用データの受信動
作をメモリ間直接転送用制御手段により処理するととも
に、前記デコーダ回路のメモリブロック選択に際しては
、前記中央処理装置のバス応答信号をもとに当該メモリ
ブロック選択信号を出力できるように構成したことを特
徴とするプリンタの印字制御方式。