JPS61199399A - ボタン電話装置のデ−タ処理制御方式 - Google Patents
ボタン電話装置のデ−タ処理制御方式Info
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- JPS61199399A JPS61199399A JP3975085A JP3975085A JPS61199399A JP S61199399 A JPS61199399 A JP S61199399A JP 3975085 A JP3975085 A JP 3975085A JP 3975085 A JP3975085 A JP 3975085A JP S61199399 A JPS61199399 A JP S61199399A
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- processing
- processor
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M9/00—Arrangements for interconnection not involving centralised switching
- H04M9/002—Arrangements for interconnection not involving centralised switching with subscriber controlled access to a line, i.e. key telephone systems
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Exchange Systems With Centralized Control (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ボタン電話装置におけるデータ処理の制御方
式に関するものでるる。
式に関するものでるる。
〔従来の技術Ｊ
主装置にプロセッサ金偏え、ストアードプログラム方式
にエフプロセッサがデータ処理？行ない、これによって
交換接続上の制御を行なうボタン電話装置においては、
データ処理の複雑化に対処する次め、近来は、王、８の
各プロセッサを設け、両プロセッサ間のデータ授受に工
９データ処理全実行するものとなっており、両プロセッ
サ間のデータ授受は、互に相手側がデータの受入れ全可
能とした状態のときに行なうハンドシエイキング方式に
よるものが一般的となっている。
にエフプロセッサがデータ処理？行ない、これによって
交換接続上の制御を行なうボタン電話装置においては、
データ処理の複雑化に対処する次め、近来は、王、８の
各プロセッサを設け、両プロセッサ間のデータ授受に工
９データ処理全実行するものとなっており、両プロセッ
サ間のデータ授受は、互に相手側がデータの受入れ全可
能とした状態のときに行なうハンドシエイキング方式に
よるものが一般的となっている。
しかし、従来のハンドシエイキング方式においては、互
に相手側がデータの受入？可能とするまで待機しなけれ
ばならず、総合的なデータ処理所要時間が増大すると共
に、両プロセッサ間においてデータ受入の可能なことを
示すため、複数ビットのチップセレクト信号用等の布線
全景し、両プロセッサの入出力ボート数が増力口する等
の問題を生じている。
に相手側がデータの受入？可能とするまで待機しなけれ
ばならず、総合的なデータ処理所要時間が増大すると共
に、両プロセッサ間においてデータ受入の可能なことを
示すため、複数ビットのチップセレクト信号用等の布線
全景し、両プロセッサの入出力ボート数が増力口する等
の問題を生じている。
前述の問題全解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述のボタン電話装置において、定常処理、
タイマー割込処理および外部割込処理全実行する生プロ
セッサと、各ボタン電話機とのデータ伝送処理全実行す
る副プロセツサと、これらの各プロセッサと共通のデー
タ母線を介して接続され念共通のメモリとを主装置へ設
け、主プロセツサが定常処理中において共通のメモリカ
らボタン電話機ニジの操作データを読み出し、かつ、定
常処理およびタイマー割込処理のいずれかにおいて共通
のメモリへ次位のボタン電話機に対する制御データ全格
納し、副プロセツサはボタン電話機とのデータ伝送終了
毎に主プロセツサへ割込信号全送出し、主プロセツサが
外部割込処理全実行中データ母線？占有し、共通のメモ
リへボタン電話機からの操作データを格納し、かつ、こ
のメモリから次位のボタン電話機に対する制御データを
読み出すものとしている。
タイマー割込処理および外部割込処理全実行する生プロ
セッサと、各ボタン電話機とのデータ伝送処理全実行す
る副プロセツサと、これらの各プロセッサと共通のデー
タ母線を介して接続され念共通のメモリとを主装置へ設
け、主プロセツサが定常処理中において共通のメモリカ
らボタン電話機ニジの操作データを読み出し、かつ、定
常処理およびタイマー割込処理のいずれかにおいて共通
のメモリへ次位のボタン電話機に対する制御データ全格
納し、副プロセツサはボタン電話機とのデータ伝送終了
毎に主プロセツサへ割込信号全送出し、主プロセツサが
外部割込処理全実行中データ母線？占有し、共通のメモ
リへボタン電話機からの操作データを格納し、かつ、こ
のメモリから次位のボタン電話機に対する制御データを
読み出すものとしている。
し次がって、主プロセツサは、副プロセツサからの割込
信号が与えられるまで定常処理およびタイマー割込処理
を独自に実行できると井に、制御データおよび操作デー
タ全共通のメモリへアクセスすればよいものとなる一方
、副プロセツサは、データ伝送の終了毎にデータ母線を
占有して共通のメモリへ操作データおよび制御データの
アクセスを行なうことが自在となり、特に両プロセッサ
間のデータ授受上待機時間全必要とせず、かつ、チップ
セレクト信号用等の布線が不要となり、入出力ボート数
が減少する。
信号が与えられるまで定常処理およびタイマー割込処理
を独自に実行できると井に、制御データおよび操作デー
タ全共通のメモリへアクセスすればよいものとなる一方
、副プロセツサは、データ伝送の終了毎にデータ母線を
占有して共通のメモリへ操作データおよび制御データの
アクセスを行なうことが自在となり、特に両プロセッサ
間のデータ授受上待機時間全必要とせず、かつ、チップ
セレクト信号用等の布線が不要となり、入出力ボート数
が減少する。
以下、実施例を示す図によって本発明の詳細な説明“Ｔ
る。
る。
第２図は、主装置（以下、ＫＳＵ ） のブロック図
であり、局線ま次は構内交換機からの電話回線等の外線
１１〜１ｎが収容され、これらは、外線１１ケ代表して
示すとおり、リレー接点ｄｉ、ｄｓ。
であり、局線ま次は構内交換機からの電話回線等の外線
１１〜１ｎが収容され、これらは、外線１１ケ代表して
示すとおり、リレー接点ｄｉ、ｄｓ。
および変成器Ｔｃ＋ ” Ｔａｎ ｋ介し、外線リンク
ＣＬ１〜ＣＬｎへ接続され、外線リンクＣＬ１〜ＣＬｎ
お工び内線り／りＩＬ、 、 ＩＬ、は、これらおよび
クロスポイントにより構成される通話路スイッチ（以下
、ＴＢＳ ） ２において、変成器Ｔ ｔｌ−Ｔ ｔｍ
を介し、図上省略したボタン電話機（以下、ＳＴ）へ各
１対の通話線３１〜３ｍにエフ接続されると共に、谷Ｓ
Ｔは、各１対の信号線４１〜４ｍにより変成器Ｔｓ１〜
Ｔａｍを介し、送受信回路（以下、５Ｒ）１１ と接
続されている。
ＣＬ１〜ＣＬｎへ接続され、外線リンクＣＬ１〜ＣＬｎ
お工び内線り／りＩＬ、 、 ＩＬ、は、これらおよび
クロスポイントにより構成される通話路スイッチ（以下
、ＴＢＳ ） ２において、変成器Ｔ ｔｌ−Ｔ ｔｍ
を介し、図上省略したボタン電話機（以下、ＳＴ）へ各
１対の通話線３１〜３ｍにエフ接続されると共に、谷Ｓ
Ｔは、各１対の信号線４１〜４ｍにより変成器Ｔｓ１〜
Ｔａｍを介し、送受信回路（以下、５Ｒ）１１ と接
続されている。
また、ＴＲ８２には、ダイヤル信号用の複合音声周波（
以下、ＭＦ ）信号発生器（以下、ＭＦＧ）１２の出力
、および、メロディ等の保留音全発生する保留音発生器
（以下、ＨＴＧ）１３の出力が与えられ、クロスポイン
トのオンにより、これらが外線１１〜１ｎへ送出される
ものとなっている。
以下、ＭＦ ）信号発生器（以下、ＭＦＧ）１２の出力
、および、メロディ等の保留音全発生する保留音発生器
（以下、ＨＴＧ）１３の出力が与えられ、クロスポイン
トのオンにより、これらが外線１１〜１ｎへ送出される
ものとなっている。
一方、外線１１〜１ｎに対しては、着信検出回路（以下
、ＲＤＴ）１４が橋絡接続され、これによって呼出信号
の到来全検出するものとなっており、接点ｄｉ、ｄａに
対しては、各々ＤＩ制御回路（以下、ＤＩＣ） １５お
工びＤＳｍＪ御回路（以下、ＤＳＣ）１６が設けてｆり
り、こｎらのリレーにより各接点ｄｉ、 ｄｓ ｆ各個
に駆動するものになっていると共に、ＴＲ８２に対して
ＴＲ８制御回路（以下、ＴＲＣ）１７、犯送出制御回路
（以下、ＭＦＳ）１８および、保留音送出制御回路（以
下、ＨＴＳ）１９が設けてろ９、ＴＲＣ１７により各リ
ンクＣＬ１〜ＣＬｎ、ＩＬ＋ 、ＩＬ！と変成器Ｔｔ＋
＝Ｔｔｍ との間のアナログスイッチ等による各クロ
スポイント全制御し、ＭＦＳ１８お工びＨＴＳ １９に
よっては、外線リンクＣＬ、〜ＣＬｎ （７） ＭＦ送
送出釦よび保留音送出用の各クロスポイントを各個に制
御するものとなっており、これらは、母線により主プロ
セツサ（以下、ＣＰＵｍ）２１ と接続され、ＲＤＴ
１４の検出々力お；び各ＳＴの操作に基づくＣＰＵｍ２
１ からの指令に応動じ、交換接続を行なうものとなっ
ている。
、ＲＤＴ）１４が橋絡接続され、これによって呼出信号
の到来全検出するものとなっており、接点ｄｉ、ｄａに
対しては、各々ＤＩ制御回路（以下、ＤＩＣ） １５お
工びＤＳｍＪ御回路（以下、ＤＳＣ）１６が設けてｆり
り、こｎらのリレーにより各接点ｄｉ、 ｄｓ ｆ各個
に駆動するものになっていると共に、ＴＲ８２に対して
ＴＲ８制御回路（以下、ＴＲＣ）１７、犯送出制御回路
（以下、ＭＦＳ）１８および、保留音送出制御回路（以
下、ＨＴＳ）１９が設けてろ９、ＴＲＣ１７により各リ
ンクＣＬ１〜ＣＬｎ、ＩＬ＋ 、ＩＬ！と変成器Ｔｔ＋
＝Ｔｔｍ との間のアナログスイッチ等による各クロ
スポイント全制御し、ＭＦＳ１８お工びＨＴＳ １９に
よっては、外線リンクＣＬ、〜ＣＬｎ （７） ＭＦ送
送出釦よび保留音送出用の各クロスポイントを各個に制
御するものとなっており、これらは、母線により主プロ
セツサ（以下、ＣＰＵｍ）２１ と接続され、ＲＤＴ
１４の検出々力お；び各ＳＴの操作に基づくＣＰＵｍ２
１ からの指令に応動じ、交換接続を行なうものとなっ
ている。
なお、ＣＰＵｍ２１は、ＭＦＧ１２お工びＨＴＧ１３に
対しても指令を与え、これら全制御していると共に、副
プロセツサ（以下、ＣＰＵ５．）２２が設けてあり、こ
れが５Ｒ１１’ｉｌ−制御して谷ＳＴ とのデータ信号
送受信全行ない、受信した各ＳＴの操作データ’ｅＣＰ
Ｕｍ２１ と共通のデータ母線２３にＪ：！ｌｌ接続
された共通の可変メモリ（以下、ＲＡＭ）２４へ格納し
、かつ、ＣＰＵｍ２１によりＲＡＭ２４へ格納され７’
Ｃ各ＳＴへの制御データを読み出し、これｋｓＲｌｌ
により送信するものとなっている。
対しても指令を与え、これら全制御していると共に、副
プロセツサ（以下、ＣＰＵ５．）２２が設けてあり、こ
れが５Ｒ１１’ｉｌ−制御して谷ＳＴ とのデータ信号
送受信全行ない、受信した各ＳＴの操作データ’ｅＣＰ
Ｕｍ２１ と共通のデータ母線２３にＪ：！ｌｌ接続
された共通の可変メモリ（以下、ＲＡＭ）２４へ格納し
、かつ、ＣＰＵｍ２１によりＲＡＭ２４へ格納され７’
Ｃ各ＳＴへの制御データを読み出し、これｋｓＲｌｌ
により送信するものとなっている。
ｆｉｃ’ｙし、ＣＰＵｒｎ２１、ＣＰＵ５２２け、各々
がＲＡＭ２４および固定メモリ（以下、ＲＯＭ）２５と
同様の内部メモリ金偏え、これらへ格納され次プログラ
ムを実行するストアードブミグラム方式の動作にエフデ
ータ処理？行なうものとなっており、これに際しては必
要とするデータ全内部メモリおよびＲＡＭ２４ ヘアク
セスしながら制御全行なうものとなっている。
がＲＡＭ２４および固定メモリ（以下、ＲＯＭ）２５と
同様の内部メモリ金偏え、これらへ格納され次プログラ
ムを実行するストアードブミグラム方式の動作にエフデ
ータ処理？行なうものとなっており、これに際しては必
要とするデータ全内部メモリおよびＲＡＭ２４ ヘアク
セスしながら制御全行なうものとなっている。
なお、ＲＯＭ２５には、ＣＰＵｍ ２１ の内部メモリ
へ格納される以外のプログラムおよびデータが格納され
ており、これにＬつてもＣＰＵｍ ２１の動作が規制さ
れるものとなっている。
へ格納される以外のプログラムおよびデータが格納され
ており、これにＬつてもＣＰＵｍ ２１の動作が規制さ
れるものとなっている。
また、ＣＰＵｒｎ２１．ＣＰＵ５２２力・らＲＡＭ２４
には、読み出し／書き込み（以下、ＲＡＷ）信号が与え
られていると共に、ＣＰＵｍ２１ とＣＰＵ５２２との
間には、割込（以下、ＩＮＴ）信号、これに応する応答
（以下、ＡＣＫ）信号、および、データ伝送の開始全指
令する伝送指令（以下、ＤＳＲ）信号の授受が行なわれ
るものとなっている。
には、読み出し／書き込み（以下、ＲＡＷ）信号が与え
られていると共に、ＣＰＵｍ２１ とＣＰＵ５２２との
間には、割込（以下、ＩＮＴ）信号、これに応する応答
（以下、ＡＣＫ）信号、および、データ伝送の開始全指
令する伝送指令（以下、ＤＳＲ）信号の授受が行なわれ
るものとなっている。
第３図は、Ｓ のブロック図であり、通話線３および信
号線４に対して変成器Ｔｘ、Ｔｚが接続され、変成器Ｔ
１全弁する増幅器金偏え九通話回路（以下、ＴＫＣ）３
１には、ヌビーカ３１およびハンドセット３３が接続さ
れている一方、変成器Ｔ鵞全弁しては送信回路（以下、
５Ｃ）３４ および受信回路（以下、ＲＣ）３５ が
接続され、５Ｃ３４は、ＣＰＵ５２２と同様のプロセッ
サ（以下、ＣＰＵｔ）３６により制御されていると共に
、ＲＣ３５の受信出力はＣＰＵｔ３６へ与えられてお９
、ＣＰＵｔ３６は、ＫＳＵからの制御データに応する受
信出力にしたがい、ＴＫＣ３１、トーン発生器（以下、
ＴＳＧ）３７、および、複数の表示灯による表示回路（
以下、ＤＰ ） ３８全制御し、かつ、キーボード（以
下、ＫＢ）３９お工びフックスイッチＨ３の操作出力に
応じ、５Ｃ３４ｉ制御して操作データの送信全行なうも
のと女っている。
号線４に対して変成器Ｔｘ、Ｔｚが接続され、変成器Ｔ
１全弁する増幅器金偏え九通話回路（以下、ＴＫＣ）３
１には、ヌビーカ３１およびハンドセット３３が接続さ
れている一方、変成器Ｔ鵞全弁しては送信回路（以下、
５Ｃ）３４ および受信回路（以下、ＲＣ）３５ が
接続され、５Ｃ３４は、ＣＰＵ５２２と同様のプロセッ
サ（以下、ＣＰＵｔ）３６により制御されていると共に
、ＲＣ３５の受信出力はＣＰＵｔ３６へ与えられてお９
、ＣＰＵｔ３６は、ＫＳＵからの制御データに応する受
信出力にしたがい、ＴＫＣ３１、トーン発生器（以下、
ＴＳＧ）３７、および、複数の表示灯による表示回路（
以下、ＤＰ ） ３８全制御し、かつ、キーボード（以
下、ＫＢ）３９お工びフックスイッチＨ３の操作出力に
応じ、５Ｃ３４ｉ制御して操作データの送信全行なうも
のと女っている。
また、変成器ＴＩ、Ｔ！の線路側中性点間には、電源回
路４０が接続されており、各線３，４を介しＫＳＵ−Ｉ
）・ら供給さｉＮる電源？これによって安定化のうえ、
局部を源Ｅとして必要とする各部へ供給している。
路４０が接続されており、各線３，４を介しＫＳＵ−Ｉ
）・ら供給さｉＮる電源？これによって安定化のうえ、
局部を源Ｅとして必要とする各部へ供給している。
したがって、いず１１かのＳＴにおいてオフフックお↓
びＫＢ３９中の外線スイッチ操作２行なえば、この操作
データがＳＣ３４により送信され、これがＫＳＵの５Ｒ
１１を介してＣＰＵ ９２２ に工９ ＲＡＭ２４
へ格納さ汎るものとなり、こｎに応じてＣＰＵｍ ２１
がＤＩＣＩ５ ｋ制御して接点ｄｉでオンとし、外線
捕捉を行なうと共に、ＴＲＣ１７を制御して外線リンク
ＣＬへＳＴ ′に接続するため、ついで、ＫＢ３９中
のダイヤルキーを操作すれば、前述と同様にＣＰＵｍ２
１ が応動し、外線１□〜１ｎの接続されている交換機
の形式に応じ、ダイヤル信号がパルスイ言号であれば、
ＤＩＣ１５お工びＤＳＣ１６’に制御して接点ｄｓ
′にオフとしたうえ接点ｄｓのオフ、オンによりダイヤ
ルパルスを送出し、ダイヤル１吉号がＭＦ 信号でｈａ
げ、ＭＦ３１８ およびＭＦＧ１２ｆ制御してＭＦ傷信
号よるダイヤル信号？送出し、これに工っでダイヤル発
信が行なわれ、相手側の応答にエフ、５ＴｏＴＫｃ３１
に介しハンドセット３３に、ｌ：る通話が自任となる。
びＫＢ３９中の外線スイッチ操作２行なえば、この操作
データがＳＣ３４により送信され、これがＫＳＵの５Ｒ
１１を介してＣＰＵ ９２２ に工９ ＲＡＭ２４
へ格納さ汎るものとなり、こｎに応じてＣＰＵｍ ２１
がＤＩＣＩ５ ｋ制御して接点ｄｉでオンとし、外線
捕捉を行なうと共に、ＴＲＣ１７を制御して外線リンク
ＣＬへＳＴ ′に接続するため、ついで、ＫＢ３９中
のダイヤルキーを操作すれば、前述と同様にＣＰＵｍ２
１ が応動し、外線１□〜１ｎの接続されている交換機
の形式に応じ、ダイヤル信号がパルスイ言号であれば、
ＤＩＣ１５お工びＤＳＣ１６’に制御して接点ｄｓ
′にオフとしたうえ接点ｄｓのオフ、オンによりダイヤ
ルパルスを送出し、ダイヤル１吉号がＭＦ 信号でｈａ
げ、ＭＦ３１８ およびＭＦＧ１２ｆ制御してＭＦ傷信
号よるダイヤル信号？送出し、これに工っでダイヤル発
信が行なわれ、相手側の応答にエフ、５ＴｏＴＫｃ３１
に介しハンドセット３３に、ｌ：る通話が自任となる。
また、外線１１〜１ｎからの着信があｎば、ＲＤＴ１４
の検出々力に応じ、ＣＰＵｒｎ ２１ がＤＩＣ１５
で制御して接点ｄｉ？オンとし、変成器Ｔｃ１〜Ｔｃｎ
Ｋより直流ループ全閉成すると共に、制御データー（
ｒＲＡＭ２４へ格納するため、これがＣＰＬＩ’ｓ２２
により５Ｒ１１’に介して各ＳＴへ送信され、ＲＣ３
５全弁するＣＰＵｔ３６の受信により、ＣＰＵｔ３６が
ＴＫＣ３１、ＴＳＧ３７お工びＤＰ３８全制御し、ＤＰ
３８中の外線表示灯点滅お工びスピーカ３２からの外線
着信音送出全行ない、外線着信全報知する。
の検出々力に応じ、ＣＰＵｒｎ ２１ がＤＩＣ１５
で制御して接点ｄｉ？オンとし、変成器Ｔｃ１〜Ｔｃｎ
Ｋより直流ループ全閉成すると共に、制御データー（
ｒＲＡＭ２４へ格納するため、これがＣＰＬＩ’ｓ２２
により５Ｒ１１’に介して各ＳＴへ送信され、ＲＣ３
５全弁するＣＰＵｔ３６の受信により、ＣＰＵｔ３６が
ＴＫＣ３１、ＴＳＧ３７お工びＤＰ３８全制御し、ＤＰ
３８中の外線表示灯点滅お工びスピーカ３２からの外線
着信音送出全行ない、外線着信全報知する。
との几め、いずれかのＳＴが上述の発信時と同様に応答
すれば、この操作データに応じてＣＰＵｍ２１ がＴ
ＲＣ１７全制御し、ＴＲ８２中の対応するクロスポイン
ト全オンどすることに工９、応答通話が自在となる。
すれば、この操作データに応じてＣＰＵｍ２１ がＴ
ＲＣ１７全制御し、ＴＲ８２中の対応するクロスポイン
ト全オンどすることに工９、応答通話が自在となる。
なお、外線との通話中にＫＢ３９中の保留スイッチまｆ
ｃｌ−ｉ、内線スイッチを操作丁れば、ＣＰＵｍ２１が
ＴＲＣ１７、ＨＴＣ１９およびＨＴＧ １３を制御し、
クロスポイント全オンとして通話中の５Ｔｔ−切離す一
方、保留音送出用のクロスポイント全オンとし、かつ、
ＨＴＧ１３ｔ−動作させるものとなり、通話中の外線に
対する直流ループに閉成したま＼、保留音が送出され、
保留状態となる。
ｃｌ−ｉ、内線スイッチを操作丁れば、ＣＰＵｍ２１が
ＴＲＣ１７、ＨＴＣ１９およびＨＴＧ １３を制御し、
クロスポイント全オンとして通話中の５Ｔｔ−切離す一
方、保留音送出用のクロスポイント全オンとし、かつ、
ＨＴＧ１３ｔ−動作させるものとなり、通話中の外線に
対する直流ループに閉成したま＼、保留音が送出され、
保留状態となる。
また、内線スイッチを操作した場合は、ＣＰＵｍ２１
が内線リンクＩＬｌ、ＩＬ２中の空状態のものへ通話
中のＳＴ ｋ接続するため、２桁の内線番号’１ＫＢ３
９中のダイヤルキーにより発イｇ丁れば、相手側のＴＳ
Ｇ３７ が内線着信音を送出し、スピーカ３２ケ駆動す
ると共に、ＤＰ３８中の内線表示灯が点滅するものとな
ρ、これに相手側が応答すれば内線通話が自任となり、
これによって転送の引継が行なわｎる。
が内線リンクＩＬｌ、ＩＬ２中の空状態のものへ通話
中のＳＴ ｋ接続するため、２桁の内線番号’１ＫＢ３
９中のダイヤルキーにより発イｇ丁れば、相手側のＴＳ
Ｇ３７ が内線着信音を送出し、スピーカ３２ケ駆動す
ると共に、ＤＰ３８中の内線表示灯が点滅するものとな
ρ、これに相手側が応答すれば内線通話が自任となり、
これによって転送の引継が行なわｎる。
このほか、オフフックのうえ内線スイッチおよび内線番
号のダイヤル操作を行なえば、上述と同様の交換接続が
なされ、通常の内線通話が行なわれる。
号のダイヤル操作を行なえば、上述と同様の交換接続が
なされ、通常の内線通話が行なわれる。
第１図は、ＣＰＵｍ ２１ 、 ＣＰＵ５２２ による
データ処理の状況ケチすタイミングチャートでろり、Ｃ
ＰＵｍ ２１ （ａ）がタイマー割込処理ＴＩＭおよび
定常処理ＮＯＭ ”ｘ例えば７．５μｓｅｃ の一定周
期ｔにより各ＳＴ 毎に順次反復していると共に、 Ｃ
ＰＵ５２２（ｂ）が例えば制御データの送信ＤＳ、
操ｆ′「データの受信ＤＲの順位によジ、データ伝送を
一定周期ｔＫエク各ＳＴ毎に順次反復しており、（ｂ）
においては、データ伝送の終了毎に（ａ）に対してＩＮ
Ｔ信号を送出し、これに応じて（ａ）が外部割込処理Ｅ
ＸＩ 金妻行するものとなっている。
データ処理の状況ケチすタイミングチャートでろり、Ｃ
ＰＵｍ ２１ （ａ）がタイマー割込処理ＴＩＭおよび
定常処理ＮＯＭ ”ｘ例えば７．５μｓｅｃ の一定周
期ｔにより各ＳＴ 毎に順次反復していると共に、 Ｃ
ＰＵ５２２（ｂ）が例えば制御データの送信ＤＳ、
操ｆ′「データの受信ＤＲの順位によジ、データ伝送を
一定周期ｔＫエク各ＳＴ毎に順次反復しており、（ｂ）
においては、データ伝送の終了毎に（ａ）に対してＩＮ
Ｔ信号を送出し、これに応じて（ａ）が外部割込処理Ｅ
ＸＩ 金妻行するものとなっている。
なお、（ｂ）のデータ伝送は、（ａ）からのＤＳＲ信号
に応じて開始される一方、（ａ）はＩＮＴ信号に応じて
ＡＣＫ信号’！ｒ−（ｂ）へ送出し、’ＩＮＴ侶号によ
る外部割込処理ＥＸＩ の実行中全報知するものとなっ
ている。
に応じて開始される一方、（ａ）はＩＮＴ信号に応じて
ＡＣＫ信号’！ｒ−（ｂ）へ送出し、’ＩＮＴ侶号によ
る外部割込処理ＥＸＩ の実行中全報知するものとなっ
ている。
第４図ｔよ、第２図のＣＰＵｍ ２１ によるｔ定常処
理′の総合的なフローチャートでろり ｓｉ［源投入”
１０１ に応じでスター１−（、、’初期化処理１１
０２ を行なったうえ、喚操作データ処理’′１１１に
よるＲＡＭ２４ からの操作データ読み出しおよびこｔ
しの処理、後述のステップ２０３に応じ几隼外線着信処
理”１１２、およびＣＰＵｍ ２１ 中−１構成した
タイマーによる１谷種タイム゛アウト処理“１１３乏順
次に行ない、ステップ１１１ 以降を反復する。
理′の総合的なフローチャートでろり ｓｉ［源投入”
１０１ に応じでスター１−（、、’初期化処理１１
０２ を行なったうえ、喚操作データ処理’′１１１に
よるＲＡＭ２４ からの操作データ読み出しおよびこｔ
しの処理、後述のステップ２０３に応じ几隼外線着信処
理”１１２、およびＣＰＵｍ ２１ 中−１構成した
タイマーによる１谷種タイム゛アウト処理“１１３乏順
次に行ない、ステップ１１１ 以降を反復する。
第５図は、同様の１タイマ一割込処理“全示すフローチ
ャートでるり、ステップ１１３のタイマー処理用タイマ
ーがタイムアツプするのに応じてスタートし、’ＤＳＲ
セット’ ２０１ に応する ＲＡＭ２４１念は内部
メモリの内容↓りＤＳＲ信号の送出全開始し、ステップ
１１１ に段シたがい、箋ダイヤル発信処理’２０２
ｆｆｉ行なってから、ＲＤＴ１４ の検出々力に応す
る隼外線着信検出処理“２０３を行ない、”ＳＴ制御処
理”２１１Ｋｊり、対応するＳＴのＴＳＧ３７およびＤ
Ｐ３８等に対する信号音送出および表示灯のオン、オフ
、ならびに、これらの断続制御用の制御データｋ ＲＡ
Ｍ２４ へ格納したうえ、１各タイマー・タイムアツプ
検出処理“２１２に；り、各規制時間制御用の各タイマ
ー・がタイムアツプしたか否か全チェックし、タイムア
ツプしたものがあれば、このデータｋＲＡＭ２４ ま
たはＣＰＵｍ ２１ 中のメモリへ格納し念後、＠Ｄ
ＳＲリセツｌ−” ２１３ ｋ行ない、ＤＳＲ（！を号
の送出全停止する。
ャートでるり、ステップ１１３のタイマー処理用タイマ
ーがタイムアツプするのに応じてスタートし、’ＤＳＲ
セット’ ２０１ に応する ＲＡＭ２４１念は内部
メモリの内容↓りＤＳＲ信号の送出全開始し、ステップ
１１１ に段シたがい、箋ダイヤル発信処理’２０２
ｆｆｉ行なってから、ＲＤＴ１４ の検出々力に応す
る隼外線着信検出処理“２０３を行ない、”ＳＴ制御処
理”２１１Ｋｊり、対応するＳＴのＴＳＧ３７およびＤ
Ｐ３８等に対する信号音送出および表示灯のオン、オフ
、ならびに、これらの断続制御用の制御データｋ ＲＡ
Ｍ２４ へ格納したうえ、１各タイマー・タイムアツプ
検出処理“２１２に；り、各規制時間制御用の各タイマ
ー・がタイムアツプしたか否か全チェックし、タイムア
ツプしたものがあれば、このデータｋＲＡＭ２４ ま
たはＣＰＵｍ ２１ 中のメモリへ格納し念後、＠Ｄ
ＳＲリセツｌ−” ２１３ ｋ行ない、ＤＳＲ（！を号
の送出全停止する。
第６図は、同様の！外部割込処理ｎ全示す７゜−チャー
トであり、ＩＮＴ ８号に応じてスタートし、５ＡＣＫ
セツト“３０１ に！５ＡＣＫ信号の送出全開始し、”
ＩＮＴろり？“３０２がＹ（ＹＥＳ）の間はステップ３
０２を反復し、この間は ＲＡＭ２４に対するデータの
アクセス全停止のうえ、ステップ３０２がＮ（ＮＯ）
となれば、’ ＡＣＫリセット“３０３によりＡＣＫ
信号の送出を停止する。
トであり、ＩＮＴ ８号に応じてスタートし、５ＡＣＫ
セツト“３０１ に！５ＡＣＫ信号の送出全開始し、”
ＩＮＴろり？“３０２がＹ（ＹＥＳ）の間はステップ３
０２を反復し、この間は ＲＡＭ２４に対するデータの
アクセス全停止のうえ、ステップ３０２がＮ（ＮＯ）
となれば、’ ＡＣＫリセット“３０３によりＡＣＫ
信号の送出を停止する。
第７図は、ＣＰＵ５２２ のデータ処理状況を示すフロ
ーチャートでろり ｓｔ源投入”４０１ に応じて１
初期化処理’ ４０２ ’！に行なってたら ５ＤＳ
ＲｉりＴ“４０３ 全判断し、これがＹとなれば、自己
の内部メモリへ格納された制御データに応じて１制御デ
ータ送信”４１１’に行ない、１送信終了？“４１２が
Ｙとなるのにしたがい、１操作データ受信Ｗ４２１ に
より、受信した操作データを自己のメモリへ格納し、１
受信終了？“４２２がＹとなるのに応じて”ＩＮＴ送出
“４３１ によりＩＮＴ（１号の送出開始を行ない、’
ＡＣＫ、Ｉ！＋９？“４３２がＹとなれば、データ母
線２３および’ＲＡＭ２４ 全占有し、ＳＲＡＭ へ操
作データ格納＃４４１に工９、自己のメモリから操作デ
ータｉＲＡＭ２４へ格納のうえ、’ ＲＡＭからつぎの
制御データ読み出し′４４２にエフ、つぎの周期ｔにお
いて次位のＳＴへ送信する制御データｋ ＲＡＭ２４か
ら読み出し、これを自己のメモリへ格納した後、＝ＩＮ
Ｔ送出停止“４４３を行ない、ステップ４０３以降を反
復する。
ーチャートでろり ｓｔ源投入”４０１ に応じて１
初期化処理’ ４０２ ’！に行なってたら ５ＤＳ
ＲｉりＴ“４０３ 全判断し、これがＹとなれば、自己
の内部メモリへ格納された制御データに応じて１制御デ
ータ送信”４１１’に行ない、１送信終了？“４１２が
Ｙとなるのにしたがい、１操作データ受信Ｗ４２１ に
より、受信した操作データを自己のメモリへ格納し、１
受信終了？“４２２がＹとなるのに応じて”ＩＮＴ送出
“４３１ によりＩＮＴ（１号の送出開始を行ない、’
ＡＣＫ、Ｉ！＋９？“４３２がＹとなれば、データ母
線２３および’ＲＡＭ２４ 全占有し、ＳＲＡＭ へ操
作データ格納＃４４１に工９、自己のメモリから操作デ
ータｉＲＡＭ２４へ格納のうえ、’ ＲＡＭからつぎの
制御データ読み出し′４４２にエフ、つぎの周期ｔにお
いて次位のＳＴへ送信する制御データｋ ＲＡＭ２４か
ら読み出し、これを自己のメモリへ格納した後、＝ＩＮ
Ｔ送出停止“４４３を行ない、ステップ４０３以降を反
復する。
したがって、第１図に示すとおりの各処理がＣＰＵｍ２
１ とＣＰＵ５２２ とにおいて各独立に行なわれ
、特に相手側の状況に応する待機時間が不要トなり、従
来のハンドシエイキング方式では周期ｔが約２００μｓ
ｅｃとなるのに対し、約７５μ８６Ｃへ短縮される。
１ とＣＰＵ５２２ とにおいて各独立に行なわれ
、特に相手側の状況に応する待機時間が不要トなり、従
来のハンドシエイキング方式では周期ｔが約２００μｓ
ｅｃとなるのに対し、約７５μ８６Ｃへ短縮される。
このため、ＳＴ金１２台とすれば、従来は全肝とのデー
タ伝送およびこれらのデータ処理に２．４ｍ５ｅｃ
ｋ要し九ところ、本方式によれば１．２ｍ５ｅｅにより
すべてが完了するものとなり、全般的な、データ処理お
よび交換制御上の所要時間が大幅に短縮され、制御の応
答性が他めて向上する。
タ伝送およびこれらのデータ処理に２．４ｍ５ｅｃ
ｋ要し九ところ、本方式によれば１．２ｍ５ｅｅにより
すべてが完了するものとなり、全般的な、データ処理お
よび交換制御上の所要時間が大幅に短縮され、制御の応
答性が他めて向上する。
また、ＩＮＴ、ＡＣＫ、ＤＳＲ信号等は、従来から用い
ており、このほか、チップセレクト信号等に４ビツトの
布線を用いてい九ところ、ＩＮＴ、ＡＣＫ、ＤＳＲ信号
のみを用いればよいものとなり、入出力ポート数および
布線数が７から３へ減少し、構成の簡略化が実現する。
ており、このほか、チップセレクト信号等に４ビツトの
布線を用いてい九ところ、ＩＮＴ、ＡＣＫ、ＤＳＲ信号
のみを用いればよいものとなり、入出力ポート数および
布線数が７から３へ減少し、構成の簡略化が実現する。
九ツレ、第２囚お工び第３図の構成は、状況に応じて選
定が任意でるると共に、第４図乃至第７図においては、
条件に応じてステップを入替え、るるいは、同等のもの
と置換し、ま次は、不要なものを省略しても：い等、種
々の変形が自在である。
定が任意でるると共に、第４図乃至第７図においては、
条件に応じてステップを入替え、るるいは、同等のもの
と置換し、ま次は、不要なものを省略しても：い等、種
々の変形が自在である。
以上の説明により明らかなとお９本発明によれば、全般
的なデータ処理時間が大幅に短縮され、制御上の応答性
が向上すると共に、ＣＰＵｍ 、 ＣＰＵ５の入出力ポ
ート数が減少し、各種のボタン電話装置において顕著な
効果が得られる。
的なデータ処理時間が大幅に短縮され、制御上の応答性
が向上すると共に、ＣＰＵｍ 、 ＣＰＵ５の入出力ポ
ート数が減少し、各種のボタン電話装置において顕著な
効果が得られる。
図は本発明の実施例全示し、第１図はデータ処理状況の
タイミングチャート、第２図は主装置のブロック図、第
３図はボタン電話機のブロック図、第４図乃至第７図は
データ処理状況のフローチャートでろる。 ４．４１〜４ｍｅ＊・＊信号線、ｉｊ＊ａｅａＳＲ（送
受信回路）、２１・・・・ＣＰＵｍ（生プロセッサ〕、
２２書・・・ＣＰＵ５（ｆｆｉｌプロセッサ）、２３−
−・・データ母線、２４Φ・・・ＲＡＭ （可変メモリ
〕、３４・・Φ・ＳＣ（送信回路〕、３５・・・・ＲＣ
（受信回路）、３６・−−−ＣＰＵｔ （プロセッサ）
、ＴＩＭ・・参φタイマー割込処理、ＮＯＭ ・・・・
定常処理、ＥＸＩ ・・・・外部割込処理。
タイミングチャート、第２図は主装置のブロック図、第
３図はボタン電話機のブロック図、第４図乃至第７図は
データ処理状況のフローチャートでろる。 ４．４１〜４ｍｅ＊・＊信号線、ｉｊ＊ａｅａＳＲ（送
受信回路）、２１・・・・ＣＰＵｍ（生プロセッサ〕、
２２書・・・ＣＰＵ５（ｆｆｉｌプロセッサ）、２３−
−・・データ母線、２４Φ・・・ＲＡＭ （可変メモリ
〕、３４・・Φ・ＳＣ（送信回路〕、３５・・・・ＲＣ
（受信回路）、３６・−−−ＣＰＵｔ （プロセッサ）
、ＴＩＭ・・参φタイマー割込処理、ＮＯＭ ・・・・
定常処理、ＥＸＩ ・・・・外部割込処理。
Claims (1)
- プロセツサを備える主装置と複数のボタン電話機とから
なり、ストアードプログラム方式により前記プロセツサ
がデータ処理を実行し、これによつて制御を行なうボタ
ン電話装置において、定常処理、タイマー割込処理およ
び外部割込処理を実行する主プロセツサと、前記各ボタ
ン電話機とのデータ伝送処理を実行する副プロセツサと
、これらの各プロセツサと共通のデータ母線を介して接
続された共通のメモリとを前記主装置へ設け、前記主プ
ロセツサが前記定常処理中において前記メモリから前記
ボタン電話機よりの操作データを読み出し、かつ、前記
定常処理およびタイマー割込処理のいずれかにおいて前
記メモリへ次位のボタン電話機に対する制御データを格
納し、前記副プロセツサは前記ボタン電話機とのデータ
伝送終了毎に前記主プロセツサへ割込信号を送出し、該
主プロセツサが前記外部割込処理を実行中前記データ母
線を占有し、前記メモリへ前記ボタン電話機からの操作
データを格納し、かつ、該メモリから次位のボタン電話
機に対する制御データを読み出すことを特徴とするボタ
ン電話装置のデータ処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3975085A JPS61199399A (ja) | 1985-02-28 | 1985-02-28 | ボタン電話装置のデ−タ処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3975085A JPS61199399A (ja) | 1985-02-28 | 1985-02-28 | ボタン電話装置のデ−タ処理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61199399A true JPS61199399A (ja) | 1986-09-03 |
Family
ID=12561634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3975085A Pending JPS61199399A (ja) | 1985-02-28 | 1985-02-28 | ボタン電話装置のデ−タ処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61199399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419897A (en) * | 1987-07-15 | 1989-01-23 | Tamura Electric Works Ltd | Key telephone system of function scattered processing control type |
| JPH0286291A (ja) * | 1988-09-21 | 1990-03-27 | Toshiba Corp | ボタン電話装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860893A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | ボタン電話装置 |
| JPS58153483A (ja) * | 1982-03-08 | 1983-09-12 | Nec Corp | キ−テレホン装置 |
| JPS58188990A (ja) * | 1982-04-28 | 1983-11-04 | Iwatsu Electric Co Ltd | ボタン電話装置の制御方式 |
| JPS5977790A (ja) * | 1982-10-26 | 1984-05-04 | Nec Corp | ボタン電話インタフエ−ス装置 |
-
1985
- 1985-02-28 JP JP3975085A patent/JPS61199399A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860893A (ja) * | 1981-10-06 | 1983-04-11 | Nippon Telegr & Teleph Corp <Ntt> | ボタン電話装置 |
| JPS58153483A (ja) * | 1982-03-08 | 1983-09-12 | Nec Corp | キ−テレホン装置 |
| JPS58188990A (ja) * | 1982-04-28 | 1983-11-04 | Iwatsu Electric Co Ltd | ボタン電話装置の制御方式 |
| JPS5977790A (ja) * | 1982-10-26 | 1984-05-04 | Nec Corp | ボタン電話インタフエ−ス装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419897A (en) * | 1987-07-15 | 1989-01-23 | Tamura Electric Works Ltd | Key telephone system of function scattered processing control type |
| JPH0286291A (ja) * | 1988-09-21 | 1990-03-27 | Toshiba Corp | ボタン電話装置 |
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