JPS61196551A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61196551A JPS61196551A JP60037202A JP3720285A JPS61196551A JP S61196551 A JPS61196551 A JP S61196551A JP 60037202 A JP60037202 A JP 60037202A JP 3720285 A JP3720285 A JP 3720285A JP S61196551 A JPS61196551 A JP S61196551A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- circuit
- mos transistors
- output
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 230000005540 biological transmission Effects 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000009966 trimming Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 7
- 238000004891 communication Methods 0.000 description 8
- 238000004088 simulation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関するものであシ、具体的
には、高速ディジタル信号のスイッチングを行うディジ
タル空間スイッチＬＳＩ等において、伝送特性を向上さ
せるためのトリミング回路に関するものである。
には、高速ディジタル信号のスイッチングを行うディジ
タル空間スイッチＬＳＩ等において、伝送特性を向上さ
せるためのトリミング回路に関するものである。
′高速信号を伝達する場合、波形の再現性が重要視され
る。例えば高速ディジタル信号のスイッチングを行う空
間スイッチＬＳＩではクロックで同期をとる方式を用い
ていないので、通話路内をパルスが伝搬していくとき、
パルス幅変動を抑えることが重要となる。
る。例えば高速ディジタル信号のスイッチングを行う空
間スイッチＬＳＩではクロックで同期をとる方式を用い
ていないので、通話路内をパルスが伝搬していくとき、
パルス幅変動を抑えることが重要となる。
第２図（Ｇ）、（６）に空間スイッチＬＳＩの構成方式
を示す。ら）はスイッチマトリクス方式で、スイッチ素
子をマトリクス状に配置している。（ｂ）はセレクタ方
式で、ｍ本の入線のうちから１本を選択するセレクタ（
１／４セレクタと呼ぶこととする）をｍ個配置して、（
ロ））と同じ機能を実現している。第２図において、１
０〜ｌｍ−１は入線、θ。〜θト１は出線。
を示す。ら）はスイッチマトリクス方式で、スイッチ素
子をマトリクス状に配置している。（ｂ）はセレクタ方
式で、ｍ本の入線のうちから１本を選択するセレクタ（
１／４セレクタと呼ぶこととする）をｍ個配置して、（
ロ））と同じ機能を実現している。第２図において、１
０〜ｌｍ−１は入線、θ。〜θト１は出線。
Ｓｔｊはスイッチ要素、 ＳＥ０〜ＳＥシ１は１／ｌ
ｎセレクタを示す。ｍ本の入線の１本のディジタル信号
は、ｎ本の出線の１本あるいは複数本（最大３本）上に
出力される。第２図において、ディジタル信号が伝搬し
ていく通話路は組合せ回路のみで形成され、模式的には
第３図で示されるように多段インバークで表すことがで
きる。第３図は１つの通話路がＬＳＩ中で形成された場
合を示しており、ｒｉは入線、θ・は出線、Ｂ０〜Ｅｋ
はインバータであジＬＳＩ中の入出力回路、スイッチ回
路を模式的に示している。インバータの段数（＆＋１）
は偶数、奇数をとシ得るが、議論を簡単化するため偶数
を仮定する。このとき、入力と出力の波形の再現性が重
要であシ、パルス幅変動を抑える必要がある。第４図に
パルス幅変動の説明図を示す。パルス幅変動はｌ Ｔ＊
−７’ｌ Ｉで表され、この値を０とするためには１
＝１ とする必要がある。ここでｔｐｄｒは立
ｐｄｒ ｐｄｆ 上シ伝搬遅延時間＝ ｔＰｔｆは立下シ伝搬遅延時間
である。’ｐｄｒ ” ’ｐｉｆとするために、第３図
の通話路について、詳細な回路シミュレーションを実行
し、インバータ列の各段ごとに’ｐｃＬｒとｔＰＬｆを
チェックし、ＭＯＳトランジスタの最適な回路定数を決
定していく設計がなされる。以上のように注意深く設計
していったとしても、回路シミュレーションは１００
％ ＬＳＩの動作をシミュレートできず、プロセス上の
変動は必ず出て来るものである。従って、回路シミュレ
ーションのみでｔｐｄｒ ” ’ｐｄｆの条件を満足さ
せるには極めて不充分であった。
ｎセレクタを示す。ｍ本の入線の１本のディジタル信号
は、ｎ本の出線の１本あるいは複数本（最大３本）上に
出力される。第２図において、ディジタル信号が伝搬し
ていく通話路は組合せ回路のみで形成され、模式的には
第３図で示されるように多段インバークで表すことがで
きる。第３図は１つの通話路がＬＳＩ中で形成された場
合を示しており、ｒｉは入線、θ・は出線、Ｂ０〜Ｅｋ
はインバータであジＬＳＩ中の入出力回路、スイッチ回
路を模式的に示している。インバータの段数（＆＋１）
は偶数、奇数をとシ得るが、議論を簡単化するため偶数
を仮定する。このとき、入力と出力の波形の再現性が重
要であシ、パルス幅変動を抑える必要がある。第４図に
パルス幅変動の説明図を示す。パルス幅変動はｌ Ｔ＊
−７’ｌ Ｉで表され、この値を０とするためには１
＝１ とする必要がある。ここでｔｐｄｒは立
ｐｄｒ ｐｄｆ 上シ伝搬遅延時間＝ ｔＰｔｆは立下シ伝搬遅延時間
である。’ｐｄｒ ” ’ｐｉｆとするために、第３図
の通話路について、詳細な回路シミュレーションを実行
し、インバータ列の各段ごとに’ｐｃＬｒとｔＰＬｆを
チェックし、ＭＯＳトランジスタの最適な回路定数を決
定していく設計がなされる。以上のように注意深く設計
していったとしても、回路シミュレーションは１００
％ ＬＳＩの動作をシミュレートできず、プロセス上の
変動は必ず出て来るものである。従って、回路シミュレ
ーションのみでｔｐｄｒ ” ’ｐｄｆの条件を満足さ
せるには極めて不充分であった。
本発明はこれらの欠点を解決するものであり、本発明は
、通話路をＬＳＩにて構成し、入出力特性を測定して特
性を改善するためトリミングできる配線接続回路を挿入
することを目的とする。以下図面について詳細に説明す
る。
、通話路をＬＳＩにて構成し、入出力特性を測定して特
性を改善するためトリミングできる配線接続回路を挿入
することを目的とする。以下図面について詳細に説明す
る。
第１図は本発明の実施例であって、ＩＮは入力端子、
ＯＵＴは出力端子、ｒ、、ｒ、は負荷ＭＯＳトランジ
スタ、Ｗ、、Ｗ、は駆動ＭＯＳトランジスタ、Ａ１〜Ａ
４は最上層配線を示す。ここで、Ａ１−Ａ４はトリミン
グの対象となっておシ、レーザリペア装置等を用いて、
ＬＳＩの入出力波形を測定した後切断出来る構造となっ
ている。第１図社）の回路を第３図の通話路に挿入する
。その場合、通話路内のインバータを第１図れ）でその
ｔま置換できる場合は第５図（−の形となシ、新たに挿
入する場合は出力の位相を合わせるためインバータをも
う１段追加した第５図（ｂ）の形をとる。第５図ｂ）、
（６）においてち・が第１図（α）の回路を示し、第５
図の）においてＢ＆＋１が新規追加のインバータである
。ＬＳＩ設計時に第５図（ロ））〔６）の状態で回路シ
ミュレーションを実施し、シミュレーション上では’ｐ
ｄｒ ＝ｔｐｄｆ となるように各ＭＯＳトランジスタ
の定数の最適化を図る。第１図（α）のＡ１−Ａ４の切
断方法によって合計６種類の回路定数の異なるインバー
タが実現できるが、そのうちの３種類を第１図（ｂ）、
（ｃ）、（Φに示す。
ＯＵＴは出力端子、ｒ、、ｒ、は負荷ＭＯＳトランジ
スタ、Ｗ、、Ｗ、は駆動ＭＯＳトランジスタ、Ａ１〜Ａ
４は最上層配線を示す。ここで、Ａ１−Ａ４はトリミン
グの対象となっておシ、レーザリペア装置等を用いて、
ＬＳＩの入出力波形を測定した後切断出来る構造となっ
ている。第１図社）の回路を第３図の通話路に挿入する
。その場合、通話路内のインバータを第１図れ）でその
ｔま置換できる場合は第５図（−の形となシ、新たに挿
入する場合は出力の位相を合わせるためインバータをも
う１段追加した第５図（ｂ）の形をとる。第５図ｂ）、
（６）においてち・が第１図（α）の回路を示し、第５
図の）においてＢ＆＋１が新規追加のインバータである
。ＬＳＩ設計時に第５図（ロ））〔６）の状態で回路シ
ミュレーションを実施し、シミュレーション上では’ｐ
ｄｒ ＝ｔｐｄｆ となるように各ＭＯＳトランジスタ
の定数の最適化を図る。第１図（α）のＡ１−Ａ４の切
断方法によって合計６種類の回路定数の異なるインバー
タが実現できるが、そのうちの３種類を第１図（ｂ）、
（ｃ）、（Φに示す。
６種類のインバータについて、設計時に回路シミュレー
ションを前もって実施しておき、出力波形の’ｐｄｒ
、’ｐｉｆの変化の方向とそのずれの値を見積った設計
データを準備する。ＬＳＩ製造後、出力波形の’ｐｄｒ
、ｔｐｄｆを試験した後、パルス幅変動の大きいＬＳ
Ｉに対し、設計データと実測データとから、第１図□□
□）のインバータに？いて、切断箇所を定めトリミング
を実施する。
ションを前もって実施しておき、出力波形の’ｐｄｒ
、’ｐｉｆの変化の方向とそのずれの値を見積った設計
データを準備する。ＬＳＩ製造後、出力波形の’ｐｄｒ
、ｔｐｄｆを試験した後、パルス幅変動の大きいＬＳ
Ｉに対し、設計データと実測データとから、第１図□□
□）のインバータに？いて、切断箇所を定めトリミング
を実施する。
前述した如く、第５図（ａ） （６）において、ちを第
１図（ロ））の回路又はＡ１−Ａ４を適当に切断した同
図（６） Ｃｄ（−の如くすれば、第５図（ロ）（ｂ）
の多段インバータ回路は論理的に成立し、しかもトリミ
ングによシ回路定数、立上シ時間、立下シ時間を微妙に
変化し得るので伝送特性を向上させることができる。こ
のように、トリミングを実施するととでＬＳＩの波形伝
送特性を大幅に向上させることが期待できる。
１図（ロ））の回路又はＡ１−Ａ４を適当に切断した同
図（６） Ｃｄ（−の如くすれば、第５図（ロ）（ｂ）
の多段インバータ回路は論理的に成立し、しかもトリミ
ングによシ回路定数、立上シ時間、立下シ時間を微妙に
変化し得るので伝送特性を向上させることができる。こ
のように、トリミングを実施するととでＬＳＩの波形伝
送特性を大幅に向上させることが期待できる。
以上、本発明の実施例としてＭＯＳ トランジスタを２
個並列に接続したインバータを用いて作用の説明をして
きたが、さらに多数のＭＯＳ トランジスタを並列に接
続したインバータでも同様の効果を発揮できる。
個並列に接続したインバータを用いて作用の説明をして
きたが、さらに多数のＭＯＳ トランジスタを並列に接
続したインバータでも同様の効果を発揮できる。
また、切断箇所はＭＯＳ トランジスタ等から光分離し
て配置することで、ＬＳＩ内部への悪影響を防止できる
のでレーザリペア装置等を用いてＡ１を切断することは
何ら問題ない。
て配置することで、ＬＳＩ内部への悪影響を防止できる
のでレーザリペア装置等を用いてＡ１を切断することは
何ら問題ない。
本発明のトリミング回路をＬＳＩ中に導入することで、
極めて伝送特性の良好なＬＳＩを実現するととができる
。例えば空間スイッチＬＳＩに本発明を適用し、大規模
な交換機を構成する場合、空間スイッチＬＳＩを波形再
成装置なしで多段構成とすることで規模を拡張できるた
め、小形で経済的な交換機の実現に多大な貢献をするこ
とが期待される。
極めて伝送特性の良好なＬＳＩを実現するととができる
。例えば空間スイッチＬＳＩに本発明を適用し、大規模
な交換機を構成する場合、空間スイッチＬＳＩを波形再
成装置なしで多段構成とすることで規模を拡張できるた
め、小形で経済的な交換機の実現に多大な貢献をするこ
とが期待される。
第１図−） （ｂ） （ｃ）（社）は、本発明の実施例
回路を示す。 第２図（α）（ｂ）は空間スイッチの構成法を示し、同
図（α）はスイッチマトリクス方式、ノ）はセレクタ方
式を示し、 第３図は空間スイッチＬＳＩの１つの通話路の模式図、 第４図はパルス幅変動の説明図を示す。 第５図（ｃ） （６）は空間スイッチＬＳＩに本発明を
導入した例を示す。 図において、 Ｉ０〜Ｉシト・・入線 θ。〜θｎ−１・・・出線 Ｓｉｊ ・・・スイッチ要素 ５Ｅｏ−５Ｅｎ−１・・・１／／ＭｎセレクタＥ６−
Ｂ ＆＋１・・・インバータ ＩＮ・・・入力端子 ＯＵＴ ・・・出力端子 Ｗｌ、＾ ・・・負荷ＭＯＳトランジスタＦ、 、 Ｆ
、 ・・・駆動ＭＯＳトランジスタ１１〜Ａ４・・・
最上層配線
回路を示す。 第２図（α）（ｂ）は空間スイッチの構成法を示し、同
図（α）はスイッチマトリクス方式、ノ）はセレクタ方
式を示し、 第３図は空間スイッチＬＳＩの１つの通話路の模式図、 第４図はパルス幅変動の説明図を示す。 第５図（ｃ） （６）は空間スイッチＬＳＩに本発明を
導入した例を示す。 図において、 Ｉ０〜Ｉシト・・入線 θ。〜θｎ−１・・・出線 Ｓｉｊ ・・・スイッチ要素 ５Ｅｏ−５Ｅｎ−１・・・１／／ＭｎセレクタＥ６−
Ｂ ＆＋１・・・インバータ ＩＮ・・・入力端子 ＯＵＴ ・・・出力端子 Ｗｌ、＾ ・・・負荷ＭＯＳトランジスタＦ、 、 Ｆ
、 ・・・駆動ＭＯＳトランジスタ１１〜Ａ４・・・
最上層配線
Claims (1)
- 複数の負荷ＭＯＳトランジスタと、複数の駆動ＭＯＳ
トランジスタとから１つの並列インバータを構成し、上
記並列インバータの出力と上記並列インバータを構成す
る任意のＭＯＳトランジスタとの配線接続を、集積回路
製作後に切断して伝送特性をトリミングできる構成とし
たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037202A JPS61196551A (ja) | 1985-02-26 | 1985-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037202A JPS61196551A (ja) | 1985-02-26 | 1985-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196551A true JPS61196551A (ja) | 1986-08-30 |
Family
ID=12490995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037202A Pending JPS61196551A (ja) | 1985-02-26 | 1985-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196551A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547773A (en) * | 1991-07-23 | 1996-08-20 | Canon Kabushiki Kaisha | Magnetooptic recording medium |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594150A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 論理集積回路の特性変化方法 |
-
1985
- 1985-02-26 JP JP60037202A patent/JPS61196551A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594150A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 論理集積回路の特性変化方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547773A (en) * | 1991-07-23 | 1996-08-20 | Canon Kabushiki Kaisha | Magnetooptic recording medium |
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