JPS61192119A - パルス信号遅延回路 - Google Patents
パルス信号遅延回路Info
- Publication number
- JPS61192119A JPS61192119A JP60032524A JP3252485A JPS61192119A JP S61192119 A JPS61192119 A JP S61192119A JP 60032524 A JP60032524 A JP 60032524A JP 3252485 A JP3252485 A JP 3252485A JP S61192119 A JPS61192119 A JP S61192119A
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- pulse train
- difference
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Numerical Control (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス信号を所定の時間遅延させるパルス信号
遅延回路に係るもので６％に数値制御装置などのモータ
速度制御回路に適したパルス信号遅延回路に関するもの
である。
遅延回路に係るもので６％に数値制御装置などのモータ
速度制御回路に適したパルス信号遅延回路に関するもの
である。
一般に信号を遅延する場合には各種の遅延１１ＩＩが用
いられておシ、遅延時間の固定されたものと可変のもの
がある。遅延線には種々のタイプがあり。
いられておシ、遅延時間の固定されたものと可変のもの
がある。遅延線には種々のタイプがあり。
電磁誘導を利用するもの２超音波を利用するもの１能動
回路を利用したりするものなどが代表的なものである。
回路を利用したりするものなどが代表的なものである。
これらの遅延線において可変の遅延時間を得る場合には
タッグを引き出すことが必快となったシ。
タッグを引き出すことが必快となったシ。
回路構成が複雑になるなどという問題が生じる。
一方、数値制御装置などにおいてサーボモータの速度制
御回路などにおいても一定の遅延時間を設定してパルス
列を供給することが必咬となることがある。このような
デジタル信号の遅延を行うためにメモリを用い九ものも
あるが、多段にしたり回路構成が複雑となる問題があっ
た。
御回路などにおいても一定の遅延時間を設定してパルス
列を供給することが必咬となることがある。このような
デジタル信号の遅延を行うためにメモリを用い九ものも
あるが、多段にしたり回路構成が複雑となる問題があっ
た。
本発明は、上記の問題を解決して簡単な回路構成によっ
て任意の遅延時間が得られるパルス信号遅延回路を得る
ことを目的とする。
て任意の遅延時間が得られるパルス信号遅延回路を得る
ことを目的とする。
また、大きな遅延時間を得ることのできるパルス信号遅
延回路を提供することを目的とする。
延回路を提供することを目的とする。
本発明は、２ポートメモリを用いてこれの書き込みと読
み出しの時間を設定するどきに所定のタイミングだけ差
を設定して入力パルス列から所定の遅延時間を有する出
力パルス列を得ることによって上記の目的を達成するも
のである。
み出しの時間を設定するどきに所定のタイミングだけ差
を設定して入力パルス列から所定の遅延時間を有する出
力パルス列を得ることによって上記の目的を達成するも
のである。
すなわち、ＣＰＵデータバスが接続されてプリセットデ
ータを書き込むことのできる書き込み用アドレスカウン
タと読み出し用アドレスカラ／り、入力パルス列を書き
込み及び読み出すことのできる２ポートメモリ、入力パ
ルス列を２ポートメモリに書き込むための同期回路及び
２ポートメモリから読み出されたデータを出力パルス列
とするための同期回路を具え、入力パルス列がこの書き
込み用アドレスカフ／りとこの読み出し用アトＶスカウ
ンタの差に相当する時間遅延パルスとして出力されるこ
とＶＣ％徴を有する。
ータを書き込むことのできる書き込み用アドレスカウン
タと読み出し用アドレスカラ／り、入力パルス列を書き
込み及び読み出すことのできる２ポートメモリ、入力パ
ルス列を２ポートメモリに書き込むための同期回路及び
２ポートメモリから読み出されたデータを出力パルス列
とするための同期回路を具え、入力パルス列がこの書き
込み用アドレスカフ／りとこの読み出し用アトＶスカウ
ンタの差に相当する時間遅延パルスとして出力されるこ
とＶＣ％徴を有する。
また、メモリの記憶容量を増すことによって二つのアド
レスカランタの差を大きくすることができ、それによっ
て大きな遅延時間が得られるようにするものである。
レスカランタの差を大きくすることができ、それによっ
て大きな遅延時間が得られるようにするものである。
以下１本発明の実施列にりいて１図面を参照して説明す
る。第１図は本発明の実施列を示すブロック図である。
る。第１図は本発明の実施列を示すブロック図である。
２ポートメモリ１０は入力パルス列のデータを書き込み
、読み出しするもので一方を入力パルス列書き込み用、
池方を出力データ列を得るための読み出し用として設定
する。二つのアドレスカクンタ１１，１２は２ポートメ
モリ１０の書き込み及び読み出しのアドレスを指定する
信号を得るもので、書き込み用アドレスカクンタ１１は
ＣＰＵデータバスからプリセット・データを書き込むこ
とができる。同様に、読み出し用アドレスカウンタ１２
はＣＰＵデータバスから同じプリセットデータが書き込
まれるが、同じアドレスの書き込みと読み出しに差が生
じて、読み出し用アドレスカクンタ１２からの読み出し
信号が一定の遅延時間を有するようＫする。
、読み出しするもので一方を入力パルス列書き込み用、
池方を出力データ列を得るための読み出し用として設定
する。二つのアドレスカクンタ１１，１２は２ポートメ
モリ１０の書き込み及び読み出しのアドレスを指定する
信号を得るもので、書き込み用アドレスカクンタ１１は
ＣＰＵデータバスからプリセット・データを書き込むこ
とができる。同様に、読み出し用アドレスカウンタ１２
はＣＰＵデータバスから同じプリセットデータが書き込
まれるが、同じアドレスの書き込みと読み出しに差が生
じて、読み出し用アドレスカクンタ１２からの読み出し
信号が一定の遅延時間を有するようＫする。
同期回路１３は入力パルス列をクロック信号に同期させ
て２ポートメモリ１０に書き込むものであり、開明回路
１４は２ポートメモリ１０から読み出されたデータをク
ロック信号に同期させて出力パルス列を発生させるもの
である。
て２ポートメモリ１０に書き込むものであり、開明回路
１４は２ポートメモリ１０から読み出されたデータをク
ロック信号に同期させて出力パルス列を発生させるもの
である。
これらの各部分はクロック回路１５によって生じるクロ
ック信号によって動作のタイミングが制御される。
ック信号によって動作のタイミングが制御される。
次に、パルス列及びクロック信号を示す第２図を併せて
参照して、本発明の上記の実施列の動作について説明す
る。
参照して、本発明の上記の実施列の動作について説明す
る。
同期回路１３に入力された入力パルス列はクロック回路
１５のクロック信号に同期して２ポートメモリ１０にデ
ジタル信号として記憶されるが。
１５のクロック信号に同期して２ポートメモリ１０にデ
ジタル信号として記憶されるが。
その際の書き込みアドレスの指定は書き込み用アドレス
カウンタ１１の信号によりて制御される。
カウンタ１１の信号によりて制御される。
書キ込み用アドレスカウンタ１１はＣＰＵデータバスを
通してプリセットデータが書き込まれることになシ、ク
ロック回路１５からのクロック信号に同期されて瞥き込
みアドレスを指定する信号を発生する。これによって、
書き込み用アドレスカウンタ１１によって指定されたア
ドレスに入力データが書き込まれることになる。
通してプリセットデータが書き込まれることになシ、ク
ロック回路１５からのクロック信号に同期されて瞥き込
みアドレスを指定する信号を発生する。これによって、
書き込み用アドレスカウンタ１１によって指定されたア
ドレスに入力データが書き込まれることになる。
同期回路１４からは２ポートメモリ１０から読み出され
たデータがクロック回路１５のクロック信号に同期され
て出力パルス列が得られるが、その際の読み出しのアド
レスの指定は読み出し用ア・ドレスカラ／り１２の信号
によって制御される。
たデータがクロック回路１５のクロック信号に同期され
て出力パルス列が得られるが、その際の読み出しのアド
レスの指定は読み出し用ア・ドレスカラ／り１２の信号
によって制御される。
読み出し用アドレスカウンタ１２はＣＰ［Ｊデータバス
を通してプリセットデータが書き込まれることになシ、
クロック回路１５からのクロック信号に同期して読み出
しアドレスを指定する信号を発生する。これによって、
読み出し用アドレスカウンタによって指定されたアドレ
スから出力データが読み出されることＫなる。
を通してプリセットデータが書き込まれることになシ、
クロック回路１５からのクロック信号に同期して読み出
しアドレスを指定する信号を発生する。これによって、
読み出し用アドレスカウンタによって指定されたアドレ
スから出力データが読み出されることＫなる。
上記のようにして順次指定するアドレスにデータな瞥き
込み、同じ順序で指定されたアドレスからデータが読み
出される。ここで、書き込みのアドレスと読み出しのア
ドレスの差だけ入力パルス列と出力パルス列の間には時
間差が生じる。りまシ第２図の入力パルス列２１と出力
パルス列２２には差が生じて゛出力パルス列２２は遅れ
が生じる。
込み、同じ順序で指定されたアドレスからデータが読み
出される。ここで、書き込みのアドレスと読み出しのア
ドレスの差だけ入力パルス列と出力パルス列の間には時
間差が生じる。りまシ第２図の入力パルス列２１と出力
パルス列２２には差が生じて゛出力パルス列２２は遅れ
が生じる。
この遅れの時間ｔが遅延時間となる。この遅延時間は二
つのアドレスカウンタ１１，１２によって指定されるア
ドレスの差でメジ、この差はあらかじめＣＰＵからプリ
セットされて設定される。
つのアドレスカウンタ１１，１２によって指定されるア
ドレスの差でメジ、この差はあらかじめＣＰＵからプリ
セットされて設定される。
本発明によるパルス信号遅延回路はクロック周波数とア
ドレスカウンタの差によって遅延時間が決定される。例
えばクロック周波数がＩ ＭＨｚでアドレスカウンタの
差をｉ、 ｏｏｏとすると。
ドレスカウンタの差によって遅延時間が決定される。例
えばクロック周波数がＩ ＭＨｚでアドレスカウンタの
差をｉ、 ｏｏｏとすると。
１ ／ １０−’Ｘ １０’ ＝１／１０” ＝１０
−’となって１ｍｓの遅延時間が得られることになる。
−’となって１ｍｓの遅延時間が得られることになる。
また、２ポートメモリの記憶容量が大きくなればアドレ
スカウンタの差を大きくできるので大きな遅延時間が得
られる。
スカウンタの差を大きくできるので大きな遅延時間が得
られる。
本発明によれば、ｆｆ＝意の遅延時間の設定をアドレス
カウンタのプリセットによって実現でき、プリセットす
るデータを変えることによって任意に変えることができ
る。
カウンタのプリセットによって実現でき、プリセットす
るデータを変えることによって任意に変えることができ
る。
また、メモリの容量によって大きな遅延時間を得ること
も可能となる。
も可能となる。
そして１本発明は回路構成の特徴などから。
ＣＰＵ、メモリなどを用いる数値制御装贅などにおける
パルス列遅延回路として特に適している。
パルス列遅延回路として特に適している。
第１図は本発明の実施列を示すブロック図、第２図はそ
の入出力パルス列の波形を示す説明図である。 １０・・・・・・２ポートメモリ。 １１・１２・・・・・・アドレスカウンタ。
の入出力パルス列の波形を示す説明図である。 １０・・・・・・２ポートメモリ。 １１・１２・・・・・・アドレスカウンタ。
Claims (1)
- ＣＰＵデータバスが接続されてプリセットデータを書き
込むことのできる書き込み用アドレスカウンタと読み出
し用アドレスカウンタ、入力パルス列を書き込み及び読
み出すことのできる２ポートメモリ、入力パルス列を２
ポートメモリに書き込むための同期回路及び２ポートメ
モリから読み出されたデータを出力パルス列とするため
の同期回路を具え、入力パルス列が該書き込み用アドレ
スカウンタと該読み出し用アドレスカウンタの差に相当
する時間遅延されて出力パルス列として出力されること
を特徴とするパルス信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032524A JPS61192119A (ja) | 1985-02-20 | 1985-02-20 | パルス信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032524A JPS61192119A (ja) | 1985-02-20 | 1985-02-20 | パルス信号遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61192119A true JPS61192119A (ja) | 1986-08-26 |
Family
ID=12361345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60032524A Pending JPS61192119A (ja) | 1985-02-20 | 1985-02-20 | パルス信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61192119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05244145A (ja) * | 1991-04-30 | 1993-09-21 | Nec Corp | 可変タイミング信号発生回路 |
-
1985
- 1985-02-20 JP JP60032524A patent/JPS61192119A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05244145A (ja) * | 1991-04-30 | 1993-09-21 | Nec Corp | 可変タイミング信号発生回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5537354A (en) | Semiconductor memory device and method of forming the same | |
| US5384735A (en) | Data output buffer of a semiconductor memory device | |
| US9111607B2 (en) | Multiple data rate memory with read timing information | |
| KR100503850B1 (ko) | 기록 회복 시간을 입력 클럭의 함수로 설정하기 위한프로그래밍 매커니즘을 포함하는 클럭 메모리 디바이스 | |
| US5682393A (en) | Pattern generator for cycle delay | |
| JPS61192119A (ja) | パルス信号遅延回路 | |
| JPH02210685A (ja) | Ｄｒａｍコントローラ | |
| JPH07262774A (ja) | Ｄｒａｍのリフレッシュコントロール回路及びリフレッシュコントロール方法 | |
| US6233694B1 (en) | Synchronization device for synchronous dynamic random-access memory | |
| JPS62284518A (ja) | 集積回路 | |
| US4872108A (en) | Device having multiplexer for enabling priority and non-priority common circuit | |
| JPH04134695A (ja) | 半導体メモリ | |
| JPS62253215A (ja) | 信号遅延回路 | |
| KR0148182B1 (ko) | 쿼드러플뱅크 메모리 제어장치 | |
| JPH05100844A (ja) | マイクロ・プロセツサのプログラムウエイト制御回路 | |
| KR930012191B1 (ko) | 디지탈 오디오 시스템의 램 어드레스 컨트롤장치 | |
| JPH0645894A (ja) | 遅延パルス発生回路 | |
| JPH02178745A (ja) | シングルチップマイクロコンピュータ | |
| JPH045292B2 (ja) | ||
| KR100274085B1 (ko) | 기억 소자를 사용한 다중 데이터 지연 회로 및 방법 | |
| KR910006684Y1 (ko) | 중앙처리장치 신호 제어회로 | |
| JPH0256047A (ja) | ダイレクト・メモリ・アクセス制御装置 | |
| JPH0245780A (ja) | 測定回路 | |
| JPS6369088A (ja) | ランダム・アクセス・メモリの入出力制御装置 | |
| JPH08316944A (ja) | 位相調整回路 |