JPS61188652A - 通信プロセツサ - Google Patents
通信プロセツサInfo
- Publication number
- JPS61188652A JPS61188652A JP60028197A JP2819785A JPS61188652A JP S61188652 A JPS61188652 A JP S61188652A JP 60028197 A JP60028197 A JP 60028197A JP 2819785 A JP2819785 A JP 2819785A JP S61188652 A JPS61188652 A JP S61188652A
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- JP
- Japan
- Prior art keywords
- communication
- cpu
- software
- interruption
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕 。
こ、の発明は、外部機器と中央処理装置、との間に接続
され、両者間の通信を制、御す、る通信プロセッサに関
するものである。
され、両者間の通信を制、御す、る通信プロセッサに関
するものである。
第４、図は、従来の通信プロセッサのハードウェア構成
・を示すブロック図であり、１は中央処理装置（、、Ｃ
Ｐｌ、Ｕ ）、２はＣＰＵ１のメ、モリ、６は従来の通
信プロセッサである。通信プロセッサ３に？いて１．４
はプロセッサ（ｃｐｕ）、５は２ポー、トメモリ、６は
図示なしの外部機器と通信をおこなうシリアル、入出力
（・■１０）部、７はその外部、機器に対応する通信、
プロトコルを実行するた、めのソフトウェアが格納され
ているり、−ドオン、リメモリ（ＲＯＭ）、８はｃｐｕ
、１に対する割込発生部である。
、 。
・を示すブロック図であり、１は中央処理装置（、、Ｃ
Ｐｌ、Ｕ ）、２はＣＰＵ１のメ、モリ、６は従来の通
信プロセッサである。通信プロセッサ３に？いて１．４
はプロセッサ（ｃｐｕ）、５は２ポー、トメモリ、６は
図示なしの外部機器と通信をおこなうシリアル、入出力
（・■１０）部、７はその外部、機器に対応する通信、
プロトコルを実行するた、めのソフトウェアが格納され
ているり、−ドオン、リメモリ（ＲＯＭ）、８はｃｐｕ
、１に対する割込発生部である。
、 。
２ボートメモリ５は、受信データ格納エリア、送信デー
タ格納エリア及びＣＰ、Ｕ−１用のハンド・シェイク・
エリアに分けられ、ている。
タ格納エリア及びＣＰ、Ｕ−１用のハンド・シェイク・
エリアに分けられ、ている。
次に動作について説明する。
まず、実際の通信をおこなうにあたり、 、、ｃ ｐ
ｕ４ｕ、ＲＯＭ７内に格納されている命令をフェッチし
、２ボー、トメモリ５を介してＣＰＵ、［とハンド・シ
ェイクをおこ５ない、シリア、ルＩ１０％ｌＳ−６１−
通してデータの送受信をおこなう。
ｕ４ｕ、ＲＯＭ７内に格納されている命令をフェッチし
、２ボー、トメモリ５を介してＣＰＵ、［とハンド・シ
ェイクをおこ５ない、シリア、ルＩ１０％ｌＳ−６１−
通してデータの送受信をおこなう。
なお、受信時に、おいて、受信完了後、割込発生器８に
より割込−６０ＰＵ１に対して、発生し、２ポートメ・
そり５上に書き込まれた受信データｔ−ＣＰＵｌに渡す
。
より割込−６０ＰＵ１に対して、発生し、２ポートメ・
そり５上に書き込まれた受信データｔ−ＣＰＵｌに渡す
。
従来の通信プロセッサは以上のように構成されていたの
で、通信プロトコルの変更するに伴い、ＲＯＭ１交換し
なければならず、そのために時間と労力がかかり、また
ＲＯＭの容量の制限にニリ、格納でき通信プロトコルの
数に限りがある等の問題点が有った。
で、通信プロトコルの変更するに伴い、ＲＯＭ１交換し
なければならず、そのために時間と労力がかかり、また
ＲＯＭの容量の制限にニリ、格納でき通信プロトコルの
数に限りがある等の問題点が有った。
この発明は、上記のような問題点を解消するためになさ
れたもので、ハードウェア上の変ｉｔすることカ＜、−
単に異った通信プロトコルへの＾”応ができると共に、
対応可能な通信プロドールの。
れたもので、ハードウェア上の変ｉｔすることカ＜、−
単に異った通信プロトコルへの＾”応ができると共に、
対応可能な通信プロドールの。
種類も増加できる通信プロセ□ッサを得ることを目的と
する。
する。
〔問題点を解決するための手段〕
この発明は、中央処理装置と外部機器との間の通信に必
要とする個有の通信プロトコルｔ−２ポー） ）ＬＡＭ
上にロードし、この通信プロトコルに従って通信を制御
するようにした゛ものである。
要とする個有の通信プロトコルｔ−２ポー） ）ＬＡＭ
上にロードし、この通信プロトコルに従って通信を制御
するようにした゛ものである。
この発明におけるプロセッサは２ポー） ＲＡＭ上にロ
ードされた通信プロトコルに従って通信をすることによ
り、各種の外部機器との通信をする。
ードされた通信プロトコルに従って通信をすることによ
り、各種の外部機器との通信をする。
以下この発明の一実施例を図について説明する。
第１図において、既に説明した第４図と同一符号は同一
部分を示し、９はＣＰＵ１からＣＰＵ４に対する割込を
発生する割込発生部である。第１図に示す２ポートメモ
リ５はＣＰＵ４から見ると、第２図に示すようなメモリ
マツプを有する。図中、Ａは通信プロセッサ３の電源を
投入したとき、Ｂは電源投入後、その電源が安定したと
き、Ｃは割込発生部９がＣＰＵ４に対して割込発生した
ときのメモリマツプである。
部分を示し、９はＣＰＵ１からＣＰＵ４に対する割込を
発生する割込発生部である。第１図に示す２ポートメモ
リ５はＣＰＵ４から見ると、第２図に示すようなメモリ
マツプを有する。図中、Ａは通信プロセッサ３の電源を
投入したとき、Ｂは電源投入後、その電源が安定したと
き、Ｃは割込発生部９がＣＰＵ４に対して割込発生した
ときのメモリマツプである。
次に動作について説明する。通信プロセッサ３はその電
源投入に伴い、ＣＰＵ４は第２図Ａに示すベクター領域
Ａ１のスタート・ベクターを読み込む。
源投入に伴い、ＣＰＵ４は第２図Ａに示すベクター領域
Ａ１のスタート・ベクターを読み込む。
なお、ＣＰＵ４は電源投入時は、ＲＯＭ７のアドレス空
間がＲＯＭ領域Ａ２及びＡ４に２分割さｋてお９、スタ
ート・ベクターにより、ＲＯＭ領域Ａ２のプログラムに
従って走り出し、何回かのプログラム・フェッチ後、ベ
クター領域Ａ１にべ□り□ターを書き込む。Ａ３はＰＡ
Ｍ領域である。第２図Ａに示すメモリマツプが第２図Ｂ
に示すものに移行する。第２図Ｂに示すメモリマツプは
ＲＡＭ領域Ｂ１及びＲＯＭ領域Ｂ２からなる。
間がＲＯＭ領域Ａ２及びＡ４に２分割さｋてお９、スタ
ート・ベクターにより、ＲＯＭ領域Ａ２のプログラムに
従って走り出し、何回かのプログラム・フェッチ後、ベ
クター領域Ａ１にべ□り□ターを書き込む。Ａ３はＰＡ
Ｍ領域である。第２図Ａに示すメモリマツプが第２図Ｂ
に示すものに移行する。第２図Ｂに示すメモリマツプは
ＲＡＭ領域Ｂ１及びＲＯＭ領域Ｂ２からなる。
第２図Ｂに示す状態では、ＣＰＵ４は主にパック・グラ
ウンド処理を実行しており、実際の通信プロトコルによ
る処理は実行していない。
ウンド処理を実行しており、実際の通信プロトコルによ
る処理は実行していない。
ここで、ｃｐｕｌは、２ポートメモリ５上に通信ソフト
ウェアを書き込み、第２図Ｃに示す割込ベクター領域Ｃ
１にスタートする′べき通信ソフトウェアのアドレスを
書′き込み、割込発生器９により、ＣＰＬ１４に対し、
割込をおこなう。これによ□り自動的にＣＰＵ４は、通
信ソフトウェアに従い −走り出し、シリアル入出力（
Ｉｌｏ）部６を介し□て特゛定□の通信プロトコルによ
り図示なしの外部機器と通信をおこなう。
ウェアを書き込み、第２図Ｃに示す割込ベクター領域Ｃ
１にスタートする′べき通信ソフトウェアのアドレスを
書′き込み、割込発生器９により、ＣＰＬ１４に対し、
割込をおこなう。これによ□り自動的にＣＰＵ４は、通
信ソフトウェアに従い −走り出し、シリアル入出力（
Ｉｌｏ）部６を介し□て特゛定□の通信プロトコルによ
り図示なしの外部機器と通信をおこなう。
なお上記実施例では、ＣＰＵ１から通信プロトコル対応
のソフトウェアを２ポートメモリ５上にダウンロードし
たが、第３図に示すように通信プロセッサ３に３．５イ
ンチフロッピー・ディスク制御部１０、直接メモリアク
セス（ＤＭＡ）制御部１１．３．５インチフロッピー・
ディスク（ＦＬＤ）ドライブ１２を設けることにより、
ローカル側のＣＰＵ４で独自に通信用ソフトウェアを２
ポートメモリ５上にロードさせるようにすることも可能
である。
のソフトウェアを２ポートメモリ５上にダウンロードし
たが、第３図に示すように通信プロセッサ３に３．５イ
ンチフロッピー・ディスク制御部１０、直接メモリアク
セス（ＤＭＡ）制御部１１．３．５インチフロッピー・
ディスク（ＦＬＤ）ドライブ１２を設けることにより、
ローカル側のＣＰＵ４で独自に通信用ソフトウェアを２
ポートメモリ５上にロードさせるようにすることも可能
である。
なお、この場合には、ＣＰＬＪ４１ｄ割込スタート・ベ
クター領域Ｃ１に書き込まれたアドレスにより、第２図
Ｃに示した２ポートメモリ５のエリアｃ２ 、Ｃ３内に
書き込まれたコマンド及びパラメータを読み込むことに
より、実際のＣＰＵ４の処理をいろいろ変更可能である
。Ｃ４はＲＯＭ領域である。
クター領域Ｃ１に書き込まれたアドレスにより、第２図
Ｃに示した２ポートメモリ５のエリアｃ２ 、Ｃ３内に
書き込まれたコマンド及びパラメータを読み込むことに
より、実際のＣＰＵ４の処理をいろいろ変更可能である
。Ｃ４はＲＯＭ領域である。
以上のように、この発明によれば、通信プロトコルを２
ボ一トＲＡ′Ｍ上にロードするように構成したので、各
々の通信プロトコルに対処するためのソフトウェア開発
が簡単にな９、ソフトウェアデバッグも容易になるとい
う効果がある。
ボ一トＲＡ′Ｍ上にロードするように構成したので、各
々の通信プロトコルに対処するためのソフトウェア開発
が簡単にな９、ソフトウェアデバッグも容易になるとい
う効果がある。
第１図はこの発明の一実施例による通信プロセッサのブ
ロック図、第２図は２ボートメモリのメモリマツプ図、
第３図はこの発明の他°の実施例を示す通信プロセッサ
のメモリマツプ図、第４図は従来の通信プロセッサのブ
ロック図である。 ４はプロセッサ、５は２ポートメモリ。なお、図中同一
符号は同−又は相当部分であるす特許出願人 三菱
電機株式会社 第 １ 図 第２図 第３図
ロック図、第２図は２ボートメモリのメモリマツプ図、
第３図はこの発明の他°の実施例を示す通信プロセッサ
のメモリマツプ図、第４図は従来の通信プロセッサのブ
ロック図である。 ４はプロセッサ、５は２ポートメモリ。なお、図中同一
符号は同−又は相当部分であるす特許出願人 三菱
電機株式会社 第 １ 図 第２図 第３図
Claims (1)
- 外部機器と中央処理装置との間の通信を制御するプロセ
ッサと、中央処理装置及び上記プロセッサによりアクセ
スされると共に上記外部機器との通信に必要とする通信
プロトコルのプログラムを上記中央処理装置からロード
し、上記プロセッサに転送する２ポートメモリとを備え
た通信プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028197A JPS61188652A (ja) | 1985-02-18 | 1985-02-18 | 通信プロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60028197A JPS61188652A (ja) | 1985-02-18 | 1985-02-18 | 通信プロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188652A true JPS61188652A (ja) | 1986-08-22 |
Family
ID=12241944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60028197A Pending JPS61188652A (ja) | 1985-02-18 | 1985-02-18 | 通信プロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180187A (ja) * | 1987-01-22 | 1988-07-25 | Canon Inc | Ｉｃカ−ド装置 |
| JPS63239506A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 計測制御システム |
| JPH05505896A (ja) * | 1990-03-22 | 1993-08-26 | エイイージー シュナイダー オートメイション，インコーポレイテッド | プログラム可能な論理制御器を高速通信網に接続するための等価網インターフェースモジュール |
-
1985
- 1985-02-18 JP JP60028197A patent/JPS61188652A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63180187A (ja) * | 1987-01-22 | 1988-07-25 | Canon Inc | Ｉｃカ−ド装置 |
| JPS63239506A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 計測制御システム |
| JPH05505896A (ja) * | 1990-03-22 | 1993-08-26 | エイイージー シュナイダー オートメイション，インコーポレイテッド | プログラム可能な論理制御器を高速通信網に接続するための等価網インターフェースモジュール |
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