JPH03136143A - インサーキットエミュレータ - Google Patents
インサーキットエミュレータInfo
- Publication number
- JPH03136143A JPH03136143A JP1276860A JP27686089A JPH03136143A JP H03136143 A JPH03136143 A JP H03136143A JP 1276860 A JP1276860 A JP 1276860A JP 27686089 A JP27686089 A JP 27686089A JP H03136143 A JPH03136143 A JP H03136143A
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- JP
- Japan
- Prior art keywords
- emulator
- memory
- dma
- dma transfer
- cpu
- Prior art date
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- Pending
Links
- 230000006870 function Effects 0.000 claims description 4
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインサーキラ１〜エミユレータに関し、特にエ
ミュレータのオブジェクト・プログラムのダウン・ロー
ドに関する。
ミュレータのオブジェクト・プログラムのダウン・ロー
ドに関する。
従来この種のマイクロプロセッサの支援装置に用いられ
るインサーキットエミュレータ（以下エミュレータと言
う。）は第２図に示すように、システム管理用プロセッ
サ（以下スーパバイザと言う。〉からエミューレーショ
ン・メモリ１０やターゲット・メモリ１３へのオブジェ
クト・プログラムの転送（以下ダウン・ロードと言う。
るインサーキットエミュレータ（以下エミュレータと言
う。）は第２図に示すように、システム管理用プロセッ
サ（以下スーパバイザと言う。〉からエミューレーショ
ン・メモリ１０やターゲット・メモリ１３へのオブジェ
クト・プログラムの転送（以下ダウン・ロードと言う。
〉は両プロセッサの間にスパーバイザ・エミュレータＣ
ＰＵ共有メモリ３を置き、このメモリにまずスーパバイ
ザＣＰＵ１はシステムの補助記憶よりオブジェクト・プ
ログラムを転送し、更にエミュレータプロセッサに対し
、転送のコマンドを発行する。
ＰＵ共有メモリ３を置き、このメモリにまずスーパバイ
ザＣＰＵ１はシステムの補助記憶よりオブジェクト・プ
ログラムを転送し、更にエミュレータプロセッサに対し
、転送のコマンドを発行する。
エミュレータ・プロセッサはこのスーパバイザＣＰＵＩ
よりのコマンドを解読し、前記のテークを共有メモリ３
よりエミュレータ・メモリ１０やターゲット・システム
のメモリ１３へ転送するプログラムを実行することによ
りダウン・ロードを行っていた。
よりのコマンドを解読し、前記のテークを共有メモリ３
よりエミュレータ・メモリ１０やターゲット・システム
のメモリ１３へ転送するプログラムを実行することによ
りダウン・ロードを行っていた。
上述した従来のインサーキットエミュレータは、スーパ
バイザからエミュレーション・メモリに対する転送は１
バイ）・もしくは複数パイ）・を共有メモリに置き、予
め用意されたエミュレーション・プロセッサの転送プロ
グラムの実行により行なわれていた。
バイザからエミュレーション・メモリに対する転送は１
バイ）・もしくは複数パイ）・を共有メモリに置き、予
め用意されたエミュレーション・プロセッサの転送プロ
グラムの実行により行なわれていた。
ダウン・ロードはこのプログラムの実行により行なうの
で、特に大容量オブジェクト・プログラムに時間が掛か
るという欠点があった。
で、特に大容量オブジェクト・プログラムに時間が掛か
るという欠点があった。
本発明のインサーキットエミュレータは、ダイレクト・
メモリ・アクセス機能と該ダイレクト・メモリ・アクセ
スの状態を外部に知らせる機能を有するエミュレータ・
マイクロプロセッサと、システム管理用プロセッサと、
前記エミュレータ・マイクロプロセッサ共用のダイレク
ト メモリ・アクセス転送用バッファ メモリ、エミュ
レータ・マイクロプロセッサのダイレクト・メモリ・ア
クセス転送制御プログラム格納メモリ及びダイレクト・
メモリ・アクセス転送制御回路を有するＤＭＡ転送部を
含んで構成されている。
メモリ・アクセス機能と該ダイレクト・メモリ・アクセ
スの状態を外部に知らせる機能を有するエミュレータ・
マイクロプロセッサと、システム管理用プロセッサと、
前記エミュレータ・マイクロプロセッサ共用のダイレク
ト メモリ・アクセス転送用バッファ メモリ、エミュ
レータ・マイクロプロセッサのダイレクト・メモリ・ア
クセス転送制御プログラム格納メモリ及びダイレクト・
メモリ・アクセス転送制御回路を有するＤＭＡ転送部を
含んで構成されている。
次に本発明について図面を参照して説明する。
第１図に本発明の一実施例のブロック図を示す。
インサーキットエミュレータは、第２図の従来のインサ
ーキットエミュレータにデータバス８１．４．１５に接
続するＤＭＡ転送バッファ・メモリ４と、エミュレータ
ＣＰＵ２及びターゲット・バス・インタフェース１１と
の間にＤＭＡ機能情報線６とＤＭＡ転送制御線１６を介
して接続するＤＭＡ転送制御回路５と、バス８．９と接
続するＤＭＡ転送制御プロゲラｌ＼格納メモリ７とを有
するＤＭＡ転送部を付加して構成されている。
ーキットエミュレータにデータバス８１．４．１５に接
続するＤＭＡ転送バッファ・メモリ４と、エミュレータ
ＣＰＵ２及びターゲット・バス・インタフェース１１と
の間にＤＭＡ機能情報線６とＤＭＡ転送制御線１６を介
して接続するＤＭＡ転送制御回路５と、バス８．９と接
続するＤＭＡ転送制御プロゲラｌ＼格納メモリ７とを有
するＤＭＡ転送部を付加して構成されている。
エミュレータでは通常ダウンロードするデータはエミュ
レータの補助記憶に格納され、ダウン・ロードのコマン
ドにより、エミュレーション・メモリ１０やターゲット
・システム１３のメモリに転送される。
レータの補助記憶に格納され、ダウン・ロードのコマン
ドにより、エミュレーション・メモリ１０やターゲット
・システム１３のメモリに転送される。
本実施例ではＤＭＡ転送用のバッファ・メモリ４を持ち
、まず最初に通常はパーソナル・コンピュータのフロッ
ピィ−・ティスフなどの補助記憶からＤＭＡ転送バッフ
ァ・メモリ４に転送する。
、まず最初に通常はパーソナル・コンピュータのフロッ
ピィ−・ティスフなどの補助記憶からＤＭＡ転送バッフ
ァ・メモリ４に転送する。
このバッファ・メモリ４はスーパバイザＣＰＵ１からも
エミュレータＣＰＵ２からもアクセスできる共有メモリ
として配置する。
エミュレータＣＰＵ２からもアクセスできる共有メモリ
として配置する。
次に、予めＤＭＡ転送制御ソフトウェア格納メモリ７に
制御プログラムを置き、スーパバイザＣＰＵＩより制御
プログラムに起動をかける。
制御プログラムを置き、スーパバイザＣＰＵＩより制御
プログラムに起動をかける。
この動作はスーパバイザＣＰＵＩよりスーパバイザ・エ
ミュレータＣＰＵ共有メモリ３に対してコマンド及び転
送アドレスとパイ１〜数等を受取り解読する。
ミュレータＣＰＵ共有メモリ３に対してコマンド及び転
送アドレスとパイ１〜数等を受取り解読する。
次にエミュレータＣＰＩＪ２は、Ｉ） Ｍ Ａ転送制御
プログラム格納メモリ７へ実行を移しダラムの実行を開
始し、内蔵のＤＭＡを動作させる。
プログラム格納メモリ７へ実行を移しダラムの実行を開
始し、内蔵のＤＭＡを動作させる。
ＤＭＡの起動がかかるとエミュレータＣＰＵ２はＤＭＡ
状態情報線６よりＤＭＡを受付ＤＭＡ状態に入ったこと
を示すステータス信号を出力し、ＤＭＡの転送制御回路
５にいれる。
状態情報線６よりＤＭＡを受付ＤＭＡ状態に入ったこと
を示すステータス信号を出力し、ＤＭＡの転送制御回路
５にいれる。
ＤＭＡ転送制御回路５は転送されるべきアドレスにより
バッファ制御を行なう。
バッファ制御を行なう。
つまりエミュレーション・メモリ１０．ターゲット・メ
モリ１３に対して転送を行える様に、ターゲット・バス
・インタフェース１１を制御をする。
モリ１３に対して転送を行える様に、ターゲット・バス
・インタフェース１１を制御をする。
ターゲット・メモリ１３に転送する際はＤＭＡ転送制御
回路５より出力されたＤＭＡ転送制御線１６によりター
ゲット・バス・インタフェース１１を制御する。
回路５より出力されたＤＭＡ転送制御線１６によりター
ゲット・バス・インタフェース１１を制御する。
転送が完了するとエミュレータ・ＣＰＵ２は転送終了を
情報線６によりＤＭＡ転送制御回路５に知らせ、転送を
完了し通常のモードに復帰する。
情報線６によりＤＭＡ転送制御回路５に知らせ、転送を
完了し通常のモードに復帰する。
またこの時転送の完了をスーパバイザＣＰＵＩにも知ら
せ、スーパバイザＣＰＵ］はダウン・ロードコマンドの
完了の処理をする。
せ、スーパバイザＣＰＵ］はダウン・ロードコマンドの
完了の処理をする。
以上説明したように本発明はエミュレーションＣＰＵの
内蔵のＤＭＡ機能を使うことによって、従来プログラム
により転送していたダウン・ロード時間か大幅に短縮で
きる効果がある。
内蔵のＤＭＡ機能を使うことによって、従来プログラム
により転送していたダウン・ロード時間か大幅に短縮で
きる効果がある。
またエミュレータＣＰＵを用いて行うので転送タイミン
グの問題もなく、データラ１〜・ＣＰ ｔＪにもダウン
・ロードてきる。
グの問題もなく、データラ１〜・ＣＰ ｔＪにもダウン
・ロードてきる。
更にエミュレーション ＣＰＵの内蔵のＤＭＡ機能を使
用するのであらたなりＭＡのためのハードウェアを必要
とぜずに実現できる。
用するのであらたなりＭＡのためのハードウェアを必要
とぜずに実現できる。
第１図は本発明の一実施例のブロック図、第２図は従来
のインサーキットエミュレータの一例のフロック図であ
る。 ］・・・スーパバイザＣＰＵ、２・・・エミュレータＣ
Ｐ Ｕ、３・・スーパバイザ・エミュレータＣＰＵ共有
メモリ、４・・・ＤＭＡ転送バッファ・メモリ、５・・
・ＤＭＡ転送制御回路、６・・・ＤＭＡ転送情報線、７
・・・ＤＭＡ転送制御プログラム格納メモリ、８・・・
エミュレータ・ＣＰＵ・データ・バス、９・・・エミュ
レータ・ＣＰＵ・アドレス・バス、１０・・エミュレー
ション メモリ、１１・・データ・ント・ノくスインタ
フエース、１２・・・データ・ント・プローブ、１３・
・・ターゲット・メモリ、１４・・・スーツＮノヘイザ
・データ バス、１５・・・スーパ／＜イザ・データ・
バス、１６・・・Ｉ） Ｍ Ａ情報制御線、］７・・・
エミュレーション・モニタ格納メモリ、２０・・・ＤＭ
Ａ転送部、Ｌ ｐ、・・・エミュレータ・ＣＰＵ・アド
レス線、Ｌｓ・・・スーパバイザ・データ線。
のインサーキットエミュレータの一例のフロック図であ
る。 ］・・・スーパバイザＣＰＵ、２・・・エミュレータＣ
Ｐ Ｕ、３・・スーパバイザ・エミュレータＣＰＵ共有
メモリ、４・・・ＤＭＡ転送バッファ・メモリ、５・・
・ＤＭＡ転送制御回路、６・・・ＤＭＡ転送情報線、７
・・・ＤＭＡ転送制御プログラム格納メモリ、８・・・
エミュレータ・ＣＰＵ・データ・バス、９・・・エミュ
レータ・ＣＰＵ・アドレス・バス、１０・・エミュレー
ション メモリ、１１・・データ・ント・ノくスインタ
フエース、１２・・・データ・ント・プローブ、１３・
・・ターゲット・メモリ、１４・・・スーツＮノヘイザ
・データ バス、１５・・・スーパ／＜イザ・データ・
バス、１６・・・Ｉ） Ｍ Ａ情報制御線、］７・・・
エミュレーション・モニタ格納メモリ、２０・・・ＤＭ
Ａ転送部、Ｌ ｐ、・・・エミュレータ・ＣＰＵ・アド
レス線、Ｌｓ・・・スーパバイザ・データ線。
Claims (1)
- ダイレクト・メモリ・アクセス機能と該ダイレクト・
メモリ・アクセスの状態を外部に知らせる機能を有する
エミュレータ・マイクロプロセッサと、システム管理用
プロセッサと、前記エミュレータ・マイクロプロセッサ
共用のダイレクト・メモリ・アクセス転送用バッファ・
メモリ、エミュレータ・マイクロプロセッサのダイレク
ト・メモリ・アクセス転送制御プログラム格納メモリ及
びダイレクト・メモリ・アクセス転送制御回路を有する
ＤＭＡ転送部を含むことを特徴とするインサーキットエ
ミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276860A JPH03136143A (ja) | 1989-10-23 | 1989-10-23 | インサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276860A JPH03136143A (ja) | 1989-10-23 | 1989-10-23 | インサーキットエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136143A true JPH03136143A (ja) | 1991-06-10 |
Family
ID=17575421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276860A Pending JPH03136143A (ja) | 1989-10-23 | 1989-10-23 | インサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0556314A1 (en) * | 1990-11-09 | 1993-08-25 | AST RESEARCH, Inc. | Method and apparatus for providing down-loaded instructions for execution by a peripheral controller |
-
1989
- 1989-10-23 JP JP1276860A patent/JPH03136143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0556314A1 (en) * | 1990-11-09 | 1993-08-25 | AST RESEARCH, Inc. | Method and apparatus for providing down-loaded instructions for execution by a peripheral controller |
| US5408624A (en) * | 1990-11-09 | 1995-04-18 | Ast Research, Inc. | Method and apparatus for down-loading instructions from a host computer system to a memory in a peripheral controller for execution by a core microprocessor in the peripheral controller |
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