JPS61176127A - 半導体マスク - Google Patents
半導体マスクInfo
- Publication number
- JPS61176127A JPS61176127A JP1679585A JP1679585A JPS61176127A JP S61176127 A JPS61176127 A JP S61176127A JP 1679585 A JP1679585 A JP 1679585A JP 1679585 A JP1679585 A JP 1679585A JP S61176127 A JPS61176127 A JP S61176127A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- functional cells
- functional
- semiconductor
- semiconductor mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体ウェー・上に論理機能を異にする複数種
の機能セルを形成するための半導体マスクに関する。
の機能セルを形成するための半導体マスクに関する。
ＬＳＩ設計の手法として、近年ｆ−）アレイ方式やスタ
ンダードセル方式等がある。これらの手法のいずれかの
場合に於いても、 ＬＳＩメーカは設計者に対してイン
バータ＠ ｋｋＪＤｓｏ Ｒｅ ７ ！Ｊッゾフロ、デ
等、各種の機能セルを用意し、それらの遅れ時間を提示
している。近年、ＬＳＩの高集積化に伴って、機能セル
の種類と規模は急速く増大している。従って、各機能セ
ルの評価を効率よく、費用を増大させずに行なう必要が
生じてきた。
ンダードセル方式等がある。これらの手法のいずれかの
場合に於いても、 ＬＳＩメーカは設計者に対してイン
バータ＠ ｋｋＪＤｓｏ Ｒｅ ７ ！Ｊッゾフロ、デ
等、各種の機能セルを用意し、それらの遅れ時間を提示
している。近年、ＬＳＩの高集積化に伴って、機能セル
の種類と規模は急速く増大している。従って、各機能セ
ルの評価を効率よく、費用を増大させずに行なう必要が
生じてきた。
この際の各種機能セルの評価手段として、従来では、第
２図に示す如く、上述した各機能セル毎に単一のマスク
を作成し、それらをウェハ上に形成り、ダイテスト、ノ
臂ツヶーソにアセンブリした後、ＡＣテストを行なって
ぃた。第２図は成る特定の論理機能をもつ機能セル〔Ａ
〕。
２図に示す如く、上述した各機能セル毎に単一のマスク
を作成し、それらをウェハ上に形成り、ダイテスト、ノ
臂ツヶーソにアセンブリした後、ＡＣテストを行なって
ぃた。第２図は成る特定の論理機能をもつ機能セル〔Ａ
〕。
〔Ａ）、・・・を配列してなる半導体マスクを示してい
る。従って、それぞれのテス）Ｋ必要なウェハ。
る。従って、それぞれのテス）Ｋ必要なウェハ。
プローブカード、ノ臂、ケージ、及びテスタ用のノ９フ
ォーマンス？−ドなどが、各機能セルの数だけ必要にな
シ、非常に多種に及ぶことから、費用の増大を招き、か
つ作成及びテス）Ｋ多くの時間がかかるという欠点があ
った。
ォーマンス？−ドなどが、各機能セルの数だけ必要にな
シ、非常に多種に及ぶことから、費用の増大を招き、か
つ作成及びテス）Ｋ多くの時間がかかるという欠点があ
った。
本発明は上記実情に鑑みなされたもので、多種に互る機
能セルを評価する際、評価過程で生じるウェハ、グイテ
スト用プローブカード、パ、ケーゾ、テスタ用ノ４フォ
ーマンスゲードなどの必要物を最少限に抑えて、費用の
削減、及び評価効率の向上が計れる半導体マスクを提供
することを目的とする。
能セルを評価する際、評価過程で生じるウェハ、グイテ
スト用プローブカード、パ、ケーゾ、テスタ用ノ４フォ
ーマンスゲードなどの必要物を最少限に抑えて、費用の
削減、及び評価効率の向上が計れる半導体マスクを提供
することを目的とする。
本発明は、機能セル単位のマスクサイズとパ、ドの数及
び位置を共通化した複数種類の機能セルを混在して単一
ウェハ上に形成するように各機能セルのマスクパターン
を配置した半導体マスクを提供するもので、これによシ
複数種の機能セル評価過程に於けるウェハ、ダイテスト
用プローブカード、パッケージ、テスタ用ノ母フォーマ
ンス〆−ド等を上記各機能セルに対して共用することが
でき、コストの低減と評価効率の向上が実現できる。
び位置を共通化した複数種類の機能セルを混在して単一
ウェハ上に形成するように各機能セルのマスクパターン
を配置した半導体マスクを提供するもので、これによシ
複数種の機能セル評価過程に於けるウェハ、ダイテスト
用プローブカード、パッケージ、テスタ用ノ母フォーマ
ンス〆−ド等を上記各機能セルに対して共用することが
でき、コストの低減と評価効率の向上が実現できる。
第１図は本発明の一実施例に於けるマスク構造を示した
もので、図中の１０は機能を互に異にする複数種の機能
セル（Ａｌｌ 、ＣＢ） 、 （Ｃ）が一定の配列順序
をもって混在形成された単一の（一組の）半導体マスク
であり、２０は上記半導体マスク１０の機能セル（Ａ、
Ｂ、Ｃ）とは機能及びサイズを異にする他の複数株の機
能セル（Ｄ）、（１）、ＣＦ’）が一定の配列順序をも
って混在形成された単一の半導体マスクである。
もので、図中の１０は機能を互に異にする複数種の機能
セル（Ａｌｌ 、ＣＢ） 、 （Ｃ）が一定の配列順序
をもって混在形成された単一の（一組の）半導体マスク
であり、２０は上記半導体マスク１０の機能セル（Ａ、
Ｂ、Ｃ）とは機能及びサイズを異にする他の複数株の機
能セル（Ｄ）、（１）、ＣＦ’）が一定の配列順序をも
って混在形成された単一の半導体マスクである。
ここで、上記半導体マスク１０の各機能セル〔ム）、ｌ
：Ｂ）、［りはそれぞれ論理機能を異にするが、ダート
規模、人出力の外部接続端子の数が互いに接近している
ものである。従って機能セル〔Ａ〕。
：Ｂ）、［りはそれぞれ論理機能を異にするが、ダート
規模、人出力の外部接続端子の数が互いに接近している
ものである。従って機能セル〔Ａ〕。
ＣＢ）、ＣＣ）の各機能セルマスクをそれらの機能セル
のうちの一番大きなサイズに合わせ、又、外部接続端子
（／ｆフッドの数も一番多いものに合わせ、更に７９．
ドの位置関係も合わせである。
のうちの一番大きなサイズに合わせ、又、外部接続端子
（／ｆフッドの数も一番多いものに合わせ、更に７９．
ドの位置関係も合わせである。
このように１半導体マスク１０には、同一のチ、ｆサイ
ズ、同一のパッド数、パ、ド位置をもつ異った機能セル
Ｉ：Ａ］、ＣＢ）、（Ｃ〕のマスク・ゼターンが形成さ
れる。
ズ、同一のパッド数、パ、ド位置をもつ異った機能セル
Ｉ：Ａ］、ＣＢ）、（Ｃ〕のマスク・ゼターンが形成さ
れる。
又、上記半導体マスク２０の場合も上記半導体マスク１
０と同様に、機能セル（Ｄ）、ＣＥ）＃ＣＦ、１の論理
機能はそれぞれ異っているが、ダート規模、入出力の外
部接続端子の数が接近しているものである。しかし半導
体マスク１０によシ形成される機能セルとはダート規模
、入出力の外部接続端子の数が大きく異なシ、上記半導
体マスク１０に形成された各機能セルマスクと混在畜せ
ると一枚のウェー・上のダイ数が減ってしまうので別の
マスクにしている。尚、半導体マスク２０によシ形成さ
れる機能セルＣＤ） 、（Ｅ）、 ＣＦ’）もそれぞれ
同一のチップサイズ、同一のノ９ツド数、同一のノ臂ツ
ド位置をもっている。
０と同様に、機能セル（Ｄ）、ＣＥ）＃ＣＦ、１の論理
機能はそれぞれ異っているが、ダート規模、入出力の外
部接続端子の数が接近しているものである。しかし半導
体マスク１０によシ形成される機能セルとはダート規模
、入出力の外部接続端子の数が大きく異なシ、上記半導
体マスク１０に形成された各機能セルマスクと混在畜せ
ると一枚のウェー・上のダイ数が減ってしまうので別の
マスクにしている。尚、半導体マスク２０によシ形成さ
れる機能セルＣＤ） 、（Ｅ）、 ＣＦ’）もそれぞれ
同一のチップサイズ、同一のノ９ツド数、同一のノ臂ツ
ド位置をもっている。
このように、いくつかのマスクを論理機能を異にする複
数種の機能セルを形成する所謂複合マスクとして作成す
ることにより、機能セル評価の際にウェハ、ダイテスト
用のグローブカード、ノ９ツケーノ、テスタ用のノ臂フ
ォーマンスゲード等がそれぞれ共通に使用できるため、
費用。
数種の機能セルを形成する所謂複合マスクとして作成す
ることにより、機能セル評価の際にウェハ、ダイテスト
用のグローブカード、ノ９ツケーノ、テスタ用のノ臂フ
ォーマンスゲード等がそれぞれ共通に使用できるため、
費用。
及び評価効率の面で非常に有利となる。
以上詳記したように本発明の半導体マスクによれは、チ
ップサイズとノ９．ドの数及び位置を共通した複数種の
機能セルを混在配置したことによシ、一枚の半導体ウェ
ー・上に、論理機能を異にし、チップサイズ、ノ臂ツド
の数及び位置を同一とした複数株の機能セルを形成せし
めて、複数種の機能セル評価の際に、ウェノ・、ダイテ
スト用グローブカード、／４′ツケージ、テスタ用パフ
ォーマンスゲート等を共用することができ、これＫよっ
て、コストの低減と評価効率の向上が実現できる。
ップサイズとノ９．ドの数及び位置を共通した複数種の
機能セルを混在配置したことによシ、一枚の半導体ウェ
ー・上に、論理機能を異にし、チップサイズ、ノ臂ツド
の数及び位置を同一とした複数株の機能セルを形成せし
めて、複数種の機能セル評価の際に、ウェノ・、ダイテ
スト用グローブカード、／４′ツケージ、テスタ用パフ
ォーマンスゲート等を共用することができ、これＫよっ
て、コストの低減と評価効率の向上が実現できる。
第１図は本発明の一実施例によるマスク構成を示す図、
第２図は従来のマスク構成を示す図である。 １０．２６・・・半導体マスク。
第２図は従来のマスク構成を示す図である。 １０．２６・・・半導体マスク。
Claims (1)
- チップサイズとパッドの数及び位置を共通にした複数種
の機能セルを混在配置してなる半導体マスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1679585A JPS61176127A (ja) | 1985-01-31 | 1985-01-31 | 半導体マスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1679585A JPS61176127A (ja) | 1985-01-31 | 1985-01-31 | 半導体マスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61176127A true JPS61176127A (ja) | 1986-08-07 |
Family
ID=11926099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1679585A Pending JPS61176127A (ja) | 1985-01-31 | 1985-01-31 | 半導体マスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61176127A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147443A (ja) * | 1983-02-10 | 1984-08-23 | Matsushita Electric Ind Co Ltd | 半導体基板 |
-
1985
- 1985-01-31 JP JP1679585A patent/JPS61176127A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147443A (ja) * | 1983-02-10 | 1984-08-23 | Matsushita Electric Ind Co Ltd | 半導体基板 |
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