JPS61173368A - 共有記憶装置のアクセス方式 - Google Patents
共有記憶装置のアクセス方式Info
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- JPS61173368A JPS61173368A JP60012715A JP1271585A JPS61173368A JP S61173368 A JPS61173368 A JP S61173368A JP 60012715 A JP60012715 A JP 60012715A JP 1271585 A JP1271585 A JP 1271585A JP S61173368 A JPS61173368 A JP S61173368A
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- Japan
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- signal
- access
- reset
- memory
- cpu
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリアクセス方式、特に複数の装置がアクセ
ス可能外共有記憶装置のアクセス方式に関するものであ
る。
ス可能外共有記憶装置のアクセス方式に関するものであ
る。
（従来の技術）
第２図は一般的なメモリアクセス方式を°説明するため
の説明図であり、１はアクセス装置の一実施例である中
央処理装置（以下ＣＰＵとする）、２は主記憶装置（以
下ＭＭＥＭとする）、２ａ、２ｂはそれぞれＭＭＥＭ
２を構成する制御部とメモリモジュール、３はアドレス
信号（以下ＡＤＨとする）、４はデータ信号（以下ＤＡ
Ｔとする）、５はメモリ起動信号（以下ＭＳＴとする）
、６はメモリアクセス終了信号（以下ＭＡＲとする）、
７はメモリアクセスの終了が遅れることを示す信号（以
下ＭＲＹとする）である。なお上記ＭＲＹ ７はＭＳＴ
５が有意となったときにメモリモジュール２ｂがリフ
レッシ−サイクル中のときに有意となる。このような構
成で読み出し動作は以下のようにして行なわれる。
の説明図であり、１はアクセス装置の一実施例である中
央処理装置（以下ＣＰＵとする）、２は主記憶装置（以
下ＭＭＥＭとする）、２ａ、２ｂはそれぞれＭＭＥＭ
２を構成する制御部とメモリモジュール、３はアドレス
信号（以下ＡＤＨとする）、４はデータ信号（以下ＤＡ
Ｔとする）、５はメモリ起動信号（以下ＭＳＴとする）
、６はメモリアクセス終了信号（以下ＭＡＲとする）、
７はメモリアクセスの終了が遅れることを示す信号（以
下ＭＲＹとする）である。なお上記ＭＲＹ ７はＭＳＴ
５が有意となったときにメモリモジュール２ｂがリフ
レッシ−サイクル中のときに有意となる。このような構
成で読み出し動作は以下のようにして行なわれる。
先ずＣＰＵ １、は顕Ｍ２へＡＤＲ３とＭＳＴ ５を送
信する。一方ＭＭＥＭ ２０制御部２ａはＭＳＴ５を受
信するとＡＤＲ３にて指定されたメモリアドレスが存在
するかどうかをチェックし、存在する場合にはメモ−リ
モジーール２ｂにＲＡＳ信号、ＣＡＳ信号等の信号を送
出して目的のアドレスからデータを読み取ると共にアク
セス終了時にＣＰＵ １へＭＡＥ ６を送信する。また
メモリアドレスが存在しない場合にはＭＭＥＭ ２の制
御部２ａはメモリモジュール２ｂに対して何もせず、さ
らにＣＰＵ １に対してＭＡＥ ６およびＭＲＹ ７の
応答を行なわない。そしてＣＰＵ １はＭＳＴ ５を送
信するときにセットされ、ＭＡＫ ６を受信したときに
リセットされる図示せぬタイマーが所定時間以上の計数
を行ったことを知ｐ ＡＤＲ３にて指定したメモリアド
レスが存在しないことを知る。またＭＳＴ５受信時受信
子リモジュール２ｂがリフレッシュサイクル中の場合に
はＭＭＥＭ ２の制御部２ａはＣＰＵ １ ヘＭＲＹ
７を送信する。このＭＲＹ ７を受信するとＣＰＵ １
は上記タイマーの計数動作中断して誤ってメモリアドレ
スが存在しないと判定されないようにしている。
信する。一方ＭＭＥＭ ２０制御部２ａはＭＳＴ５を受
信するとＡＤＲ３にて指定されたメモリアドレスが存在
するかどうかをチェックし、存在する場合にはメモ−リ
モジーール２ｂにＲＡＳ信号、ＣＡＳ信号等の信号を送
出して目的のアドレスからデータを読み取ると共にアク
セス終了時にＣＰＵ １へＭＡＥ ６を送信する。また
メモリアドレスが存在しない場合にはＭＭＥＭ ２の制
御部２ａはメモリモジュール２ｂに対して何もせず、さ
らにＣＰＵ １に対してＭＡＥ ６およびＭＲＹ ７の
応答を行なわない。そしてＣＰＵ １はＭＳＴ ５を送
信するときにセットされ、ＭＡＫ ６を受信したときに
リセットされる図示せぬタイマーが所定時間以上の計数
を行ったことを知ｐ ＡＤＲ３にて指定したメモリアド
レスが存在しないことを知る。またＭＳＴ５受信時受信
子リモジュール２ｂがリフレッシュサイクル中の場合に
はＭＭＥＭ ２の制御部２ａはＣＰＵ １ ヘＭＲＹ
７を送信する。このＭＲＹ ７を受信するとＣＰＵ １
は上記タイマーの計数動作中断して誤ってメモリアドレ
スが存在しないと判定されないようにしている。
次に共有記憶装置のアクセス方式について説明する。
第３図は共有記憶装置を有するシステム構成図であり、
８はＡ中央処理装置（以下ＡＣＰＵとする）、９はＢ中
央処理装置（以下ＢＣＰＵとする）、１０は共有記憶装
置（以下共メとする）、１１はパス線である。このよう
な共メ１０を有するシステムにおいては、共メ１０と各
ＣＰＵとのインタフェースは第２図で示した信号線の他
にメモリバスを専有する専有信号（以下ＢＬＫとする）
を有するのが普通である。そしてとのＢＬＫは例えばＡ
ＣＰＵ ８が共メ１０にこのＢＬＫを送出している間、
片系のＢＣＰＵ９からの共メ１０へのアクセスを待たせ
るように作用するものである。また共メ１０へのアクセ
ス方式においてはＣＰＵからのＭＳＴ ５を受信すると
共ノ１０の制御部はＭＲＹ ７を送信する。この点が取
腹２へのアクセス方式との大きな相異である。
８はＡ中央処理装置（以下ＡＣＰＵとする）、９はＢ中
央処理装置（以下ＢＣＰＵとする）、１０は共有記憶装
置（以下共メとする）、１１はパス線である。このよう
な共メ１０を有するシステムにおいては、共メ１０と各
ＣＰＵとのインタフェースは第２図で示した信号線の他
にメモリバスを専有する専有信号（以下ＢＬＫとする）
を有するのが普通である。そしてとのＢＬＫは例えばＡ
ＣＰＵ ８が共メ１０にこのＢＬＫを送出している間、
片系のＢＣＰＵ９からの共メ１０へのアクセスを待たせ
るように作用するものである。また共メ１０へのアクセ
ス方式においてはＣＰＵからのＭＳＴ ５を受信すると
共ノ１０の制御部はＭＲＹ ７を送信する。この点が取
腹２へのアクセス方式との大きな相異である。
第４図は以上の共ヌ１０へのアクセス方式の動作を説明
するためのタイムチャート図であ！Ｄ、（ａ）。
するためのタイムチャート図であ！Ｄ、（ａ）。
（ｂ） −（ｃ） ｐ （ｄ）はＡＣＰＵ ８とのイン
タフェース信号、ＣａＹ 。
タフェース信号、ＣａＹ 。
（ｂ）’、 （ｅ）’はＢＣＰＵ ９とのインタフェー
ス信号である。
ス信号である。
第４図において区間ＡはＢＬＫは送信されずにＡＣＰＵ
８から共メ１０ヘアクセスが行なわれた場合である。
８から共メ１０ヘアクセスが行なわれた場合である。
この場合、ＡＣＰＵ ８からＭＳＴ ５が送信されると
共メ１０の制御部は直ちにＭＲＹ ７で応答する。
共メ１０の制御部は直ちにＭＲＹ ７で応答する。
そしてメモリモジー−ルへのアクセスが終了すると次い
でＭＡＥ ６で応答する。
でＭＡＥ ６で応答する。
第４図において区間ＢはＡＣＰＵ ８がＢＬＫを共メ１
０に対して送信した後、ＡＣＰＵ ８からＭＳＴ ５が
送信された場合である。この場合、ＡＣＰＵ８と共ノ１
０とのＭＲＹ ７の応答、ＭＡＥ ６の応答については
前記区間Ａと同様である。この状態でＢＣＰＵ ９から
ＭＳＴ５が送信されると共メ１０の制御部は直ちにＭＲ
Ｙ ７で応答する。しかしＡＣＰＵ ８からのＢＬＫに
よりメモリモジュールへのアクセス権が得られずアクセ
スは区間Ｃの状態となるまで待たされる。
０に対して送信した後、ＡＣＰＵ ８からＭＳＴ ５が
送信された場合である。この場合、ＡＣＰＵ８と共ノ１
０とのＭＲＹ ７の応答、ＭＡＥ ６の応答については
前記区間Ａと同様である。この状態でＢＣＰＵ ９から
ＭＳＴ５が送信されると共メ１０の制御部は直ちにＭＲ
Ｙ ７で応答する。しかしＡＣＰＵ ８からのＢＬＫに
よりメモリモジュールへのアクセス権が得られずアクセ
スは区間Ｃの状態となるまで待たされる。
第４図において区間ＣはＢＬＫがＡＣＰＵ ８によりリ
セットされた場合である。この場合、前記区間Ｂで送信
されたＭＳＴ ５によってＢＬＫの送信終了後ＢＣＰＵ
９によりメモリモジュールへのアクセスが行なわれる
。そしてメモリモジュールへのアクセスが終了すると次
いでＭＡＥ ６がＢＣＰＵ ９に対して送信されると共
にＢＣＰＵ ９へ送信されていたＭＲＹ ７がリセット
される。
セットされた場合である。この場合、前記区間Ｂで送信
されたＭＳＴ ５によってＢＬＫの送信終了後ＢＣＰＵ
９によりメモリモジュールへのアクセスが行なわれる
。そしてメモリモジュールへのアクセスが終了すると次
いでＭＡＥ ６がＢＣＰＵ ９に対して送信されると共
にＢＣＰＵ ９へ送信されていたＭＲＹ ７がリセット
される。
なお、ＢＣＰＵ ９もＢＬＫを送信することが可能であ
り、ＢＣＰＵ９から共メ１０に対しＢＬＫが送信された
場合も同様の動作を行う。
り、ＢＣＰＵ９から共メ１０に対しＢＬＫが送信された
場合も同様の動作を行う。
（発明が解決しようとする問題点）
しかしながらこのような従来の共メへのアクセス方式で
は前記専有信号ＢＬＫがノイズ等によりリセットされな
い場合、ＣＰＵと共ヌとの間の信号授受のシーケンスが
乱れて無応答状態（ロック状態）となり ＣＰＵの動作
に悪影響を与えるという問題点があった。本発明はこの
ように専有信号ＢＬＫがノイズ等によりリセットされな
くなってもロック状態とならない改良された共有記憶装
置のアクセス方式を提供するものである。さらに異常を
知らせるために特別なインタフェースを追加することな
−く、簡単な構成で実現できる共有記憶装置のアクセス
方式を提供するものである。
は前記専有信号ＢＬＫがノイズ等によりリセットされな
い場合、ＣＰＵと共ヌとの間の信号授受のシーケンスが
乱れて無応答状態（ロック状態）となり ＣＰＵの動作
に悪影響を与えるという問題点があった。本発明はこの
ように専有信号ＢＬＫがノイズ等によりリセットされな
くなってもロック状態とならない改良された共有記憶装
置のアクセス方式を提供するものである。さらに異常を
知らせるために特別なインタフェースを追加することな
−く、簡単な構成で実現できる共有記憶装置のアクセス
方式を提供するものである。
（問題点を解決するための手段）
本発明は上記問題点を解決するため、共有記憶装置のア
クセス方式において、共有記憶装置は専有信号がリセッ
トされないとき、一定時間ごとに内部リセット信号を発
生する手段と、この内部リセット信号により専有信号の
異常を認知させる信号を共有記憶装置をアクセスしたア
クセス装置に送信する手段を有し、所定時間を経過して
も専有信号がリセットされないとき、一定時間ごとに内
部リセット信号を発生し、この内部リセット信号により
専有信号の異常を認知させる信号を共有記憶装置をアク
セスしたアクセス装置に送信するものである。
クセス方式において、共有記憶装置は専有信号がリセッ
トされないとき、一定時間ごとに内部リセット信号を発
生する手段と、この内部リセット信号により専有信号の
異常を認知させる信号を共有記憶装置をアクセスしたア
クセス装置に送信する手段を有し、所定時間を経過して
も専有信号がリセットされないとき、一定時間ごとに内
部リセット信号を発生し、この内部リセット信号により
専有信号の異常を認知させる信号を共有記憶装置をアク
セスしたアクセス装置に送信するものである。
（作 用）
本発明において内部リセット信号発生手段は専有信号を
受信してから所定時間を経過しても専有信号がリセット
されていない場合、専有信号の異常を共有記憶装置をア
クセスしたアクセス装置に知らせるため内部リセット信
号を発生する。この内部リセット信号により専有信号の
異常をアクセス装置に認知させる信号が発生する。これ
によりアクセス装置は専有信号の異常を知ることができ
前記問題点を解決するものである。
受信してから所定時間を経過しても専有信号がリセット
されていない場合、専有信号の異常を共有記憶装置をア
クセスしたアクセス装置に知らせるため内部リセット信
号を発生する。この内部リセット信号により専有信号の
異常をアクセス装置に認知させる信号が発生する。これ
によりアクセス装置は専有信号の異常を知ることができ
前記問題点を解決するものである。
（実施例）
第１図は本発明のメモリアクセス方式の一実施例を説明
するブロック図でアシ、第１図（４）はアクセス装置で
あるＣＰＵ側のブロック図、第１図（Ｂ）は共ヌ側のブ
ロック図である。第１図（４）において１２．１３か１
４ ｔ １５は各々前記ＭＳＴ ５ 、 ＭＲＹ７ 、
ＭＡＥ ５ 、 ＲＬＫと同様の意味を持つＭＳＴ
、 ＭＲＹ。
するブロック図でアシ、第１図（４）はアクセス装置で
あるＣＰＵ側のブロック図、第１図（Ｂ）は共ヌ側のブ
ロック図である。第１図（４）において１２．１３か１
４ ｔ １５は各々前記ＭＳＴ ５ 、 ＭＲＹ７ 、
ＭＡＥ ５ 、 ＲＬＫと同様の意味を持つＭＳＴ
、 ＭＲＹ。
ＭＡＥ ｔ ＢＬＫ ’、 １６ 、１７ 、１８ 、
１９はフリラグフロッグ回路（以下ＦＦとする）、２０
，２１は２人力ナンドブート、２２は２人力オアブート
、２３は２人カアンドグート、ＣＬＫ １はＣＰＵ内部
のクロック信号である。そしてこの第１図（４）の回路
は以下のように動作する。
１９はフリラグフロッグ回路（以下ＦＦとする）、２０
，２１は２人力ナンドブート、２２は２人力オアブート
、２３は２人カアンドグート、ＣＬＫ １はＣＰＵ内部
のクロック信号である。そしてこの第１図（４）の回路
は以下のように動作する。
共メ１０へのアクセス要求が生じるとＣＰＵの図示せぬ
回路によって第５図（ｂ）のようにＣＬＫ １と同期し
てＭＳＴ １２が高レベルとなる。ＭＳＴ １２が高レ
ベルになるとＦＦ’ ｌ ９がセットされて第５図（ｄ
）のようにその出力信号Ａが高レベルとなる。そしてＭ
ＳＴ １２に対する応答としてＭＲＹ １３が低レベル
（詳細は第１図の）の説明で行う）となるとＦＦ１７が
セットされて第５図（ｅ）のようにその出力が高レベル
となる。このときＦＦ ｌ ８の出力信号Ｃは低レベル
のままである。共メ１０においてメモリモジュールへの
アクセスが終了するとＭＡＥ １４が第５図（ｇ）のよ
うに一定時間低レベルとなると共にＭＲＹ１３も第５図
（ｅ）のようにリセットされる。そしてとの！１７ＩＲ
Ｙ １３のリセット（高レベル）によりＦＦ１８がセッ
トされ、その出力信号Ｃは第５図（ｆ）のように高レベ
ルとなる。またＭＡＥ １４が低レベルとなることでＦ
Ｆ １９はリセット（高レベル）され、その出力Ａは第
５図（ｄ）の実線のように低レベルとなる。従ってＣＰ
Ｕへの割込信号ＩＮＴ ２４は第５図（ｈ）の実線のよ
うにな、り、ＣＰＵ割込みは生じなく正常にメモリアク
セスが終了したことをＣＰＵは知ることができる。以上
は正常動作であるが異常の場合の動作を以下に説明する
。先ずＭＳＴ １２に対する８Ｙ１３の応答がなかった
場合、例えば前記のように指定したアドレスが共メ１０
のメモリモジュールに存在しなかった場合、各部の波形
は第５図点線のようになり ＣＰＵ割込みが生じて異常
動作を知ることができる。また後述するようにＭＲＹ
１３が強制的にリセットされた場合も同様である。この
場合にはＭＲＹ １３がリセットされることによりＦＦ
１８がセットされ、このときＦＦ １９がセットされ
ている（ ＭＡＥ １４が送信される前にＭＲＹ １３
が強制的にリセット）ことにより ＩＮＴ ２４が低レ
ベルとなｆｉ ＣＰＵ割込みが発生する。
回路によって第５図（ｂ）のようにＣＬＫ １と同期し
てＭＳＴ １２が高レベルとなる。ＭＳＴ １２が高レ
ベルになるとＦＦ’ ｌ ９がセットされて第５図（ｄ
）のようにその出力信号Ａが高レベルとなる。そしてＭ
ＳＴ １２に対する応答としてＭＲＹ １３が低レベル
（詳細は第１図の）の説明で行う）となるとＦＦ１７が
セットされて第５図（ｅ）のようにその出力が高レベル
となる。このときＦＦ ｌ ８の出力信号Ｃは低レベル
のままである。共メ１０においてメモリモジュールへの
アクセスが終了するとＭＡＥ １４が第５図（ｇ）のよ
うに一定時間低レベルとなると共にＭＲＹ１３も第５図
（ｅ）のようにリセットされる。そしてとの！１７ＩＲ
Ｙ １３のリセット（高レベル）によりＦＦ１８がセッ
トされ、その出力信号Ｃは第５図（ｆ）のように高レベ
ルとなる。またＭＡＥ １４が低レベルとなることでＦ
Ｆ １９はリセット（高レベル）され、その出力Ａは第
５図（ｄ）の実線のように低レベルとなる。従ってＣＰ
Ｕへの割込信号ＩＮＴ ２４は第５図（ｈ）の実線のよ
うにな、り、ＣＰＵ割込みは生じなく正常にメモリアク
セスが終了したことをＣＰＵは知ることができる。以上
は正常動作であるが異常の場合の動作を以下に説明する
。先ずＭＳＴ １２に対する８Ｙ１３の応答がなかった
場合、例えば前記のように指定したアドレスが共メ１０
のメモリモジュールに存在しなかった場合、各部の波形
は第５図点線のようになり ＣＰＵ割込みが生じて異常
動作を知ることができる。また後述するようにＭＲＹ
１３が強制的にリセットされた場合も同様である。この
場合にはＭＲＹ １３がリセットされることによりＦＦ
１８がセットされ、このときＦＦ １９がセットされ
ている（ ＭＡＥ １４が送信される前にＭＲＹ １３
が強制的にリセット）ことにより ＩＮＴ ２４が低レ
ベルとなｆｉ ＣＰＵ割込みが発生する。
次に第１図（Ｂ）の説明を行う。第１図ω）において２
５．２６，２７．２Ｂ、２９．３０はフリラグフロッグ
回路、３１−３２ ＃ ３３ ｅ ３４は２人力ナンド
ブート、３５ｐ３６ｚ３７ｍ３８ｅ３９は２人カアンド
グート、４０は２人力オアブート、４１９４２はカウン
タ、４３．４４はアクセス権獲得回路、４５はメモリモ
ジュールコントロール回路、４６はメモリモジュール、
４７，４８はＣＰＵから送信されたアドレスがメモリモ
ジュール４６内に存在するとき高レベルとなシ存在しな
いトキ低レベルとなるアドレスマツチ信号（以下ｍとす
る）でおる。そしてこの第１図田〕の回路は以下のよう
に動作する。
５．２６，２７．２Ｂ、２９．３０はフリラグフロッグ
回路、３１−３２ ＃ ３３ ｅ ３４は２人力ナンド
ブート、３５ｐ３６ｚ３７ｍ３８ｅ３９は２人カアンド
グート、４０は２人力オアブート、４１９４２はカウン
タ、４３．４４はアクセス権獲得回路、４５はメモリモ
ジュールコントロール回路、４６はメモリモジュール、
４７，４８はＣＰＵから送信されたアドレスがメモリモ
ジュール４６内に存在するとき高レベルとなシ存在しな
いトキ低レベルとなるアドレスマツチ信号（以下ｍとす
る）でおる。そしてこの第１図田〕の回路は以下のよう
に動作する。
ＡＣＰＵ８から共〆１０に対してアクセスが開始される
と前記のようにＭＳＴ １２が高レベルとなる。
と前記のようにＭＳＴ １２が高レベルとなる。
そしてＦＦ ２７の出力ＭＲＹ １３はＡＭＡＴ ４７
が高レベルであれば低レベル、ＡＭＡＴ ４７が低レベ
ルであれば高レベルとなる。なお、この動作はＢＣＰＵ
９からのアクセスについても同様であｆｉ ＦＦ ３
０からＭＲＹ １３がＢＣＰＵ ９に対して送信される
。またアクセス権獲得回路４３．４４はＡＣＰＵ ８に
係るＭＳＴ１２゜Ｂｌ、に１５ （ｒＴｈ ２６の出力
）とＢＣＰＵ ９に係るＭＳＴ１２゜ＢＬＫ１５ （Ｆ
Ｆ ２９の出力）とからＡＣＰＵ ８またはＢＣＰＵ
９に対してメモリモジュール４６へのアクセス権を与え
るものである。そして八〇ＰＵ ８がアクセス権を獲得
するとアクセス権獲得回路４３の出力が高レベルとなシ
、ＢＣＰＵ９がアクセス権を獲得するとアクセス権獲得
回路４４の出力が高レベルとなる。メモリモジュールコ
ントロール回路４５は入力が高レベルになることでメモ
リモジール４６へのアクセスを開始する。そしてメモリ
モジュール４６へのアクセスが正常終了するとアクセス
権を獲得していたＣＰＵ （ＡＣＰＵ ８ ｔたはＢＣ
ＰＵ ９）に対してＭＡＥ １４を低レベルとすること
でアクセスの終了を知らせる。またこのＭＡＥ １４に
よりＦＦ ２７またはＦＦ ３０がリセットされてｙｍ
Ｙ １３がリセット（高レベル）される。以上の説明は
ＢＬＫ １５が送信されなかった場合であるが以下にＭ
ＳＴ １２の送信に先立ってＢＬＫ １５が送信された
場合を説明する・第６図はその場合の正常動作のタイム
チャートであＬ（ｂ）〜（ｆ）はＡＣＰＵ ８に係る信
号、（ｇ）〜（ｉ）はＢＣＰＵ ９に係る信号である。
が高レベルであれば低レベル、ＡＭＡＴ ４７が低レベ
ルであれば高レベルとなる。なお、この動作はＢＣＰＵ
９からのアクセスについても同様であｆｉ ＦＦ ３
０からＭＲＹ １３がＢＣＰＵ ９に対して送信される
。またアクセス権獲得回路４３．４４はＡＣＰＵ ８に
係るＭＳＴ１２゜Ｂｌ、に１５ （ｒＴｈ ２６の出力
）とＢＣＰＵ ９に係るＭＳＴ１２゜ＢＬＫ１５ （Ｆ
Ｆ ２９の出力）とからＡＣＰＵ ８またはＢＣＰＵ
９に対してメモリモジュール４６へのアクセス権を与え
るものである。そして八〇ＰＵ ８がアクセス権を獲得
するとアクセス権獲得回路４３の出力が高レベルとなシ
、ＢＣＰＵ９がアクセス権を獲得するとアクセス権獲得
回路４４の出力が高レベルとなる。メモリモジュールコ
ントロール回路４５は入力が高レベルになることでメモ
リモジール４６へのアクセスを開始する。そしてメモリ
モジュール４６へのアクセスが正常終了するとアクセス
権を獲得していたＣＰＵ （ＡＣＰＵ ８ ｔたはＢＣ
ＰＵ ９）に対してＭＡＥ １４を低レベルとすること
でアクセスの終了を知らせる。またこのＭＡＥ １４に
よりＦＦ ２７またはＦＦ ３０がリセットされてｙｍ
Ｙ １３がリセット（高レベル）される。以上の説明は
ＢＬＫ １５が送信されなかった場合であるが以下にＭ
ＳＴ １２の送信に先立ってＢＬＫ １５が送信された
場合を説明する・第６図はその場合の正常動作のタイム
チャートであＬ（ｂ）〜（ｆ）はＡＣＰＵ ８に係る信
号、（ｇ）〜（ｉ）はＢＣＰＵ ９に係る信号である。
第６図（ｂ）のようにＡＣＰＵ ８からＢＬＫ １５が
送信されると（ＢＬＫ１５が高レベルになると）、ＦＦ
２５．ＦＦ２６．２人カアンドグート３１からなる前微
分回路により１クロック間だけ低レベルであるカウンタ
４１のロード信号が発生されてカウンタ４１が初期化さ
れると共に２人カアンドグ＝ト３６を介してカウンタ４
ノにクロック信号が与えられてカウンタ４１はカウント
動作を開始する。そしてＢＬＫ １５が高レベルの間カ
ウント動作は継続している。第６図のような正常の場合
にはカウンタ４１は予め定められた一定値まで達するこ
とがなく第６図（ｃ）のようにＲ８Ｔ ４９は低しくル
となることはない。
送信されると（ＢＬＫ１５が高レベルになると）、ＦＦ
２５．ＦＦ２６．２人カアンドグート３１からなる前微
分回路により１クロック間だけ低レベルであるカウンタ
４１のロード信号が発生されてカウンタ４１が初期化さ
れると共に２人カアンドグ＝ト３６を介してカウンタ４
ノにクロック信号が与えられてカウンタ４１はカウント
動作を開始する。そしてＢＬＫ １５が高レベルの間カ
ウント動作は継続している。第６図のような正常の場合
にはカウンタ４１は予め定められた一定値まで達するこ
とがなく第６図（ｃ）のようにＲ８Ｔ ４９は低しくル
となることはない。
またＢＬＫ １５がＡＣＰＵ ８から送出された場合、
ＢＣＰＵ９からＭＳＴ １２が送信されてもアクセス権
獲得回路４４の出力は高レベルとなることはな（ＢＣＰ
Ｕ９からのメモリモジュール４６へのアクセスは保留さ
れる。なおこの間ＢＣＰＵ ９に対するＭＲＹ １３は
低レベルのままであ、！７ ＢＣＰＵ ９内においてＣ
ＰＵ割込みを生じることはない。そしてＡＣＰＵ ８が
ＢＬＫ １５をリセットしてＢＬＫ １５が低レベルと
なるとアクセス権獲得回路４４の出力が高レベルとなシ
、前記保留されていたＢＣＰＵ ９からのメモリモジュ
ール４６へのアクセスが開始される。第７図はＢＬＫ１
５が何らかの原因で所定時間内にリセットされなかった
場合のタイムチャートである。ＢＬＫ １５がカウンタ
４１またはカウンタ４２に設定された時間以上経過して
もリセットされないと第７図（ｃ）のようにＲ８Ｔ ４
９が低レベルとな、９ ＦＦ ２７およびＦＦ３０がリ
セット、すなわちＭＲＹ １３がリセットされる。との
ときＡＣＰＵ８またはＢＣＰＵ ９からＭＳＴ１２が送
信されておシ、まだＭＡＥ １４の応答が行なわれてい
なければＭＳＴ １２を送信したＣＰＵ内において第７
図（ｊ）のようにＣＰＵ割込みが生じＣＰＵは異常を知
ることができる。
ＢＣＰＵ９からＭＳＴ １２が送信されてもアクセス権
獲得回路４４の出力は高レベルとなることはな（ＢＣＰ
Ｕ９からのメモリモジュール４６へのアクセスは保留さ
れる。なおこの間ＢＣＰＵ ９に対するＭＲＹ １３は
低レベルのままであ、！７ ＢＣＰＵ ９内においてＣ
ＰＵ割込みを生じることはない。そしてＡＣＰＵ ８が
ＢＬＫ １５をリセットしてＢＬＫ １５が低レベルと
なるとアクセス権獲得回路４４の出力が高レベルとなシ
、前記保留されていたＢＣＰＵ ９からのメモリモジュ
ール４６へのアクセスが開始される。第７図はＢＬＫ１
５が何らかの原因で所定時間内にリセットされなかった
場合のタイムチャートである。ＢＬＫ １５がカウンタ
４１またはカウンタ４２に設定された時間以上経過して
もリセットされないと第７図（ｃ）のようにＲ８Ｔ ４
９が低レベルとな、９ ＦＦ ２７およびＦＦ３０がリ
セット、すなわちＭＲＹ １３がリセットされる。との
ときＡＣＰＵ８またはＢＣＰＵ ９からＭＳＴ１２が送
信されておシ、まだＭＡＥ １４の応答が行なわれてい
なければＭＳＴ １２を送信したＣＰＵ内において第７
図（ｊ）のようにＣＰＵ割込みが生じＣＰＵは異常を知
ることができる。
なお、上記Ｒ８Ｔ ４９はＢＬＫ １５が高レベルの間
、一定時間ごとに発生されるものである。
、一定時間ごとに発生されるものである。
（発明の効果）
以上詳細に説明したように本発明によれば所定時間を経
過しても専有信号がリセットされないとき、一定時間ご
とに内部リセット信号を発生し、この内部リセット信号
忙よシ専有信号の異常を認知させる信号を共有記憶装置
をアクセスしたアクセス装置に送信することにょシ、共
有記憶装置とアクセス装置とのインタフェースに特別な
信号線を必要とせず簡単な構成で専有信号の異常をアク
セス装置に認知させることができる利点がある。
過しても専有信号がリセットされないとき、一定時間ご
とに内部リセット信号を発生し、この内部リセット信号
忙よシ専有信号の異常を認知させる信号を共有記憶装置
をアクセスしたアクセス装置に送信することにょシ、共
有記憶装置とアクセス装置とのインタフェースに特別な
信号線を必要とせず簡単な構成で専有信号の異常をアク
セス装置に認知させることができる利点がある。
そしてこれＫよシアクセス装置と共有記憶装置との間の
信号授受のシーケンが乱れることがなくなるという効果
がある。
信号授受のシーケンが乱れることがなくなるという効果
がある。
第１図（５）、第１図の）は本発明の一実施例に係るブ
ロック図であり、（５）はアクセス装置側のブロック図
、（Ｂ）は共有記憶装置側のブロック図、第２図は一般
的なメモリアクセス方式を説明するブロック図、第３図
は従来の共有記憶装置のアクセス方式を説明するブロッ
ク図、第４図は第３図の動作を説明するタイムチャート
図、第５図は第１図（５）の動作を説明するタイムチャ
ート図、第６図、第７図は第１図（Ｂ）の動作を説明す
るタイムチャート図である。 ３・・・アドレス信号（ＡＤＨ）、４・・・データ信号
（ＤＡＴ ）、５・・・メモリ起動信号（ＭＳＴ ）、
６・・・メモリアクセス終了信号（ＭＡＥ）、７・・・
メモリアクセスの終了が遅れることを示す信号（ＭＲＹ
）、８・・・Ａ中央処理装置（ＡＣＰＵ）、９・−Ｂ中
央処理装置（ＢＣＰＵ ）、１０・・・共有記憶装置（
共メ）、２４・、・割込信号（ＩＮＴ）、４９・・・内
部リセット信号（Ｒ８Ｔ）。 特許出願人 沖電気工業株式会社 第１図（Ａ） 第２図 第３図 第６図 （１）ＭＡＥ ８□ １」−第７図 （ｂ）ＢＬＫ
ロック図であり、（５）はアクセス装置側のブロック図
、（Ｂ）は共有記憶装置側のブロック図、第２図は一般
的なメモリアクセス方式を説明するブロック図、第３図
は従来の共有記憶装置のアクセス方式を説明するブロッ
ク図、第４図は第３図の動作を説明するタイムチャート
図、第５図は第１図（５）の動作を説明するタイムチャ
ート図、第６図、第７図は第１図（Ｂ）の動作を説明す
るタイムチャート図である。 ３・・・アドレス信号（ＡＤＨ）、４・・・データ信号
（ＤＡＴ ）、５・・・メモリ起動信号（ＭＳＴ ）、
６・・・メモリアクセス終了信号（ＭＡＥ）、７・・・
メモリアクセスの終了が遅れることを示す信号（ＭＲＹ
）、８・・・Ａ中央処理装置（ＡＣＰＵ）、９・−Ｂ中
央処理装置（ＢＣＰＵ ）、１０・・・共有記憶装置（
共メ）、２４・、・割込信号（ＩＮＴ）、４９・・・内
部リセット信号（Ｒ８Ｔ）。 特許出願人 沖電気工業株式会社 第１図（Ａ） 第２図 第３図 第６図 （１）ＭＡＥ ８□ １」−第７図 （ｂ）ＢＬＫ
Claims (1)
- 共有記憶装置を複数のアクセス装置がアクセスする方式
であり、アクセス装置が専有信号を共有記憶装置に送信
し、共有記憶装置内のアクセス権制御によりアクセス権
を得ると共有記憶装置を専有して使用する機能を有する
共有記憶装置のアクセス方式において、共有記憶装置は
所定時間を経過しても上記専有信号がリセットされない
とき、一定時間ごとに内部リセット信号を発生し、この
内部リセット信号により専有信号の異常を認知させる信
号を共有記憶装置をアクセスしたアクセス装置に送信す
ることを特徴とする共有記憶装置のアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012715A JPS61173368A (ja) | 1985-01-28 | 1985-01-28 | 共有記憶装置のアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60012715A JPS61173368A (ja) | 1985-01-28 | 1985-01-28 | 共有記憶装置のアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61173368A true JPS61173368A (ja) | 1986-08-05 |
Family
ID=11813123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60012715A Pending JPS61173368A (ja) | 1985-01-28 | 1985-01-28 | 共有記憶装置のアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61173368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336000A (en) * | 1989-07-28 | 1994-08-09 | Seiko Epson Corporation | Thermal transfer type printer and method of rejuvenating an ink sheet employed in the printer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50135952A (ja) * | 1974-04-16 | 1975-10-28 | ||
| JPS5427738A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Bus stall processing system |
| JPS54136144A (en) * | 1978-04-14 | 1979-10-23 | Hitachi Ltd | Shared input/output bus control unit |
| JPS5848149A (ja) * | 1981-09-17 | 1983-03-22 | Sanyo Vending Mach Mfg Co Ltd | マルチプロセッシングシステムの異常検知方式 |
-
1985
- 1985-01-28 JP JP60012715A patent/JPS61173368A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50135952A (ja) * | 1974-04-16 | 1975-10-28 | ||
| JPS5427738A (en) * | 1977-08-03 | 1979-03-02 | Toshiba Corp | Bus stall processing system |
| JPS54136144A (en) * | 1978-04-14 | 1979-10-23 | Hitachi Ltd | Shared input/output bus control unit |
| JPS5848149A (ja) * | 1981-09-17 | 1983-03-22 | Sanyo Vending Mach Mfg Co Ltd | マルチプロセッシングシステムの異常検知方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5336000A (en) * | 1989-07-28 | 1994-08-09 | Seiko Epson Corporation | Thermal transfer type printer and method of rejuvenating an ink sheet employed in the printer |
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