JPS6117146B2 - - Google Patents
Info
- Publication number
- JPS6117146B2 JPS6117146B2 JP55116596A JP11659680A JPS6117146B2 JP S6117146 B2 JPS6117146 B2 JP S6117146B2 JP 55116596 A JP55116596 A JP 55116596A JP 11659680 A JP11659680 A JP 11659680A JP S6117146 B2 JPS6117146 B2 JP S6117146B2
- Authority
- JP
- Japan
- Prior art keywords
- bonding pad
- electrode metal
- base
- emitter
- external lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002184 metal Substances 0.000 claims description 23
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000011521 glass Substances 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 239000012535 impurity Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置における外部リード端
子と電極金属とを接続するボンデイングパツド部
の構造に関するものである。
子と電極金属とを接続するボンデイングパツド部
の構造に関するものである。
通常、高周波高出力トランジスタでは、その高
周波特性を向上させるために外部リード端子と電
極金属とを接続するボンデイングパツドをできる
限り小さく設計することがよく知られている。ま
た、ボンデイングパツドを小さくすればするほど
外部リード端子との密着力が弱まり組立中にボン
デイングパツドが剥離したり、市場で回路に組み
込まれた後、使用中に温度、ストレス等によりボ
ンデイングパツドと外部リード端子とが剥離し、
信頼性を低下させる大きな原因となつている。こ
れを第1図によりさらに説明する。
周波特性を向上させるために外部リード端子と電
極金属とを接続するボンデイングパツドをできる
限り小さく設計することがよく知られている。ま
た、ボンデイングパツドを小さくすればするほど
外部リード端子との密着力が弱まり組立中にボン
デイングパツドが剥離したり、市場で回路に組み
込まれた後、使用中に温度、ストレス等によりボ
ンデイングパツドと外部リード端子とが剥離し、
信頼性を低下させる大きな原因となつている。こ
れを第1図によりさらに説明する。
第1図a〜cは従来例を示すもので、第1図a
において、1は基体となるN型の半導体基板、
2,2′はこの半導体基板1に不純物を拡散させ
るために必要な酸化膜、3は前記半導体基板1と
は反対の導電形の不純物を拡散したベース拡散領
域、4は再度酸化膜2′の選択拡散を利用して半
導体基板1と同一導電形の不純物を拡散したエミ
ツタ拡散領域である。
において、1は基体となるN型の半導体基板、
2,2′はこの半導体基板1に不純物を拡散させ
るために必要な酸化膜、3は前記半導体基板1と
は反対の導電形の不純物を拡散したベース拡散領
域、4は再度酸化膜2′の選択拡散を利用して半
導体基板1と同一導電形の不純物を拡散したエミ
ツタ拡散領域である。
次に、各活性領域より酸化膜2′を介して写真
蝕刻技術により電極を取り出すための穴あけをす
る。5はこのような目的により開けられたベース
オーミツクコンタクト孔、6はエミツタオーミツ
クコンタクト孔を示す。次に各オーミツクコンタ
クト孔5,6より電極を取り出すために、電極金
属が一様に被覆され、電極金属上にホトレジスト
膜を塗布し、写真蝕刻技術により電極金属が加工
される。51はこのようにして加工されたベース
電極金属、61はエミツタ電極金属を示す。次
に、電極金属外部からの傷や汚染から守るために
ガラスコート膜8がCVDにより被覆される。第
1図bは第1図aを正面から見た図である。52
はベースボンデイングパツドを、62はエミツタ
ボンデイングパツドを示す。
蝕刻技術により電極を取り出すための穴あけをす
る。5はこのような目的により開けられたベース
オーミツクコンタクト孔、6はエミツタオーミツ
クコンタクト孔を示す。次に各オーミツクコンタ
クト孔5,6より電極を取り出すために、電極金
属が一様に被覆され、電極金属上にホトレジスト
膜を塗布し、写真蝕刻技術により電極金属が加工
される。51はこのようにして加工されたベース
電極金属、61はエミツタ電極金属を示す。次
に、電極金属外部からの傷や汚染から守るために
ガラスコート膜8がCVDにより被覆される。第
1図bは第1図aを正面から見た図である。52
はベースボンデイングパツドを、62はエミツタ
ボンデイングパツドを示す。
次に、これらの半導体装置に外部リード端子を
接続するのであるが、高周波高出力トランジスタ
のように、その高周波特性を特徴とする半導体装
置においては、高周波特性を向上するためボンデ
イングパツド部は極力小さく設計されるが、小さ
くなればなるほど外部リード端子との密着力は弱
まる。第1図cは第1図bのベースボンデイング
パツド52のA−A線による断面図を示し、酸化
膜2とボンデイングパツド端の段差が大きく、ガ
ラスコート膜8でボンデイングパツド端を押えて
もガラスコート膜8の形成をCVDで行つている
ために平担部に比べ段部のガラスコート膜8が薄
くなり、ボンデイングパツドを押える力が弱く、
第1図cに示すように外部リード端子9と接続し
たとき、ボンデイングパツドが剥離しやすい。段
部10はその状態を示す。このように歩留りを低
下させる大きな原因となる。もし、外部リード端
子9との接続により剥離されなかつた場合でも市
場に出てセツトに組み込まれ、運転中に温度、ス
トレス等によりボンデイングパツドが剥離する場
合もあり、信頼性を著しく低下させる大きな原因
となる欠点があつた。
接続するのであるが、高周波高出力トランジスタ
のように、その高周波特性を特徴とする半導体装
置においては、高周波特性を向上するためボンデ
イングパツド部は極力小さく設計されるが、小さ
くなればなるほど外部リード端子との密着力は弱
まる。第1図cは第1図bのベースボンデイング
パツド52のA−A線による断面図を示し、酸化
膜2とボンデイングパツド端の段差が大きく、ガ
ラスコート膜8でボンデイングパツド端を押えて
もガラスコート膜8の形成をCVDで行つている
ために平担部に比べ段部のガラスコート膜8が薄
くなり、ボンデイングパツドを押える力が弱く、
第1図cに示すように外部リード端子9と接続し
たとき、ボンデイングパツドが剥離しやすい。段
部10はその状態を示す。このように歩留りを低
下させる大きな原因となる。もし、外部リード端
子9との接続により剥離されなかつた場合でも市
場に出てセツトに組み込まれ、運転中に温度、ス
トレス等によりボンデイングパツドが剥離する場
合もあり、信頼性を著しく低下させる大きな原因
となる欠点があつた。
この発明は上記のような従来の欠点を解決し、
歩留りや信頼性の向上を図るためになされたもの
である。以下、この発明について説明する。
歩留りや信頼性の向上を図るためになされたもの
である。以下、この発明について説明する。
第2図a〜fはこの発明による半導体装置の一
実施例のボンデイングパツドの形成程を示す。ま
ず、第2図aにおいて、1は基体となるN型の半
導体基板、2,2′は写真蝕刻技術により不純物
を選択拡散するために必要な酸化膜、3は前記半
導体基板1とは反対の導電形の不純物を拡散した
ベース拡散領域、4は再度前記半導体基板1と同
じ不純物を拡散したエミツタ拡散領域を示す。こ
のようにしてつくりつけられた状態はベース拡散
領域3およびエミツタ拡散領域4に酸化膜2′を
被覆した状態である。このような活性領域に写真
蝕刻技術により電極金属を取り出すための穴開け
をする。5はこのような目的のために開けられた
ベースオーミツクコンタクト孔であり、6はエミ
ツタオーミツクコンタクト孔である。なお、各オ
ーミツクコンタクト孔5,6を形成すると同時に
各ボンデイングパツドの周辺に酸化膜2′と電極
金属との密着力を向上させるために各オーミツク
コンタクト孔5,6を形成する際に使用するガラ
スマスクにベースボンデイングパツドおよびエミ
ツタボンデイングパツドの端の酸化膜2に凹部を
つけるべき模様を有したガラスマスクを用いて写
真蝕刻技術により第2図bのようにボンデイング
パツドの周囲の酸化膜2を全酸化膜厚の1/3ほど
をエツチングし、コの字状の凹部7を形成する。
これを第2図bのA−A線による断面で示した第
2図cの断面図により示す。
実施例のボンデイングパツドの形成程を示す。ま
ず、第2図aにおいて、1は基体となるN型の半
導体基板、2,2′は写真蝕刻技術により不純物
を選択拡散するために必要な酸化膜、3は前記半
導体基板1とは反対の導電形の不純物を拡散した
ベース拡散領域、4は再度前記半導体基板1と同
じ不純物を拡散したエミツタ拡散領域を示す。こ
のようにしてつくりつけられた状態はベース拡散
領域3およびエミツタ拡散領域4に酸化膜2′を
被覆した状態である。このような活性領域に写真
蝕刻技術により電極金属を取り出すための穴開け
をする。5はこのような目的のために開けられた
ベースオーミツクコンタクト孔であり、6はエミ
ツタオーミツクコンタクト孔である。なお、各オ
ーミツクコンタクト孔5,6を形成すると同時に
各ボンデイングパツドの周辺に酸化膜2′と電極
金属との密着力を向上させるために各オーミツク
コンタクト孔5,6を形成する際に使用するガラ
スマスクにベースボンデイングパツドおよびエミ
ツタボンデイングパツドの端の酸化膜2に凹部を
つけるべき模様を有したガラスマスクを用いて写
真蝕刻技術により第2図bのようにボンデイング
パツドの周囲の酸化膜2を全酸化膜厚の1/3ほど
をエツチングし、コの字状の凹部7を形成する。
これを第2図bのA−A線による断面で示した第
2図cの断面図により示す。
次に、各オーミツクコンタクト孔5,6より電
極を取り出すための電極金属を蒸着によつて一様
に被覆し、電極金属上にホトレジスト膜を塗布
し、写真蝕刻技術により電極金属を加工する。第
2図dの51はこのようにして形成されたベース
電極金属を示し、61はエミツタ電極金属を示
す。8は前記ベース、エミツタ電極金属51,6
1を傷や汚染から防ぐために施こしたガラスコー
ト膜で、通常CVDにより形成する。
極を取り出すための電極金属を蒸着によつて一様
に被覆し、電極金属上にホトレジスト膜を塗布
し、写真蝕刻技術により電極金属を加工する。第
2図dの51はこのようにして形成されたベース
電極金属を示し、61はエミツタ電極金属を示
す。8は前記ベース、エミツタ電極金属51,6
1を傷や汚染から防ぐために施こしたガラスコー
ト膜で、通常CVDにより形成する。
第2図eは第2図dを正面から見た図で、52
はベースボンデイングパツドを、62はエミツタ
ボンデイングパツドを示す。
はベースボンデイングパツドを、62はエミツタ
ボンデイングパツドを示す。
次に、第2図fは第2図eのA−A線による断
面図で、ボンデイングパツド直下の酸化膜2はボ
ンデイングパツドの端がコの字状の凹部にエツチ
ングされているために酸化膜2とベースボンデイ
ングパツド52の端の電極金属の段差が従来方式
に比べ小さくなつているので、段部10でガラス
コート膜8の膜厚があまり薄くならず、従つて電
極保護のために形成したガラスコート膜8がボン
デイングパツドの端部を十分に押え付け、外部リ
ード端子9との接続にもボンデイングパツドの端
のガラスコート膜8の段部10が切れることなく
ボンデイングパツドを押え付けているので、ボン
デイングパツドと外部リード端子9との接続で剥
離することがない。なお、エミツタボンデイング
62の部分についても上記と同様に形成される。
面図で、ボンデイングパツド直下の酸化膜2はボ
ンデイングパツドの端がコの字状の凹部にエツチ
ングされているために酸化膜2とベースボンデイ
ングパツド52の端の電極金属の段差が従来方式
に比べ小さくなつているので、段部10でガラス
コート膜8の膜厚があまり薄くならず、従つて電
極保護のために形成したガラスコート膜8がボン
デイングパツドの端部を十分に押え付け、外部リ
ード端子9との接続にもボンデイングパツドの端
のガラスコート膜8の段部10が切れることなく
ボンデイングパツドを押え付けているので、ボン
デイングパツドと外部リード端子9との接続で剥
離することがない。なお、エミツタボンデイング
62の部分についても上記と同様に形成される。
この発明の実施例では各ボンデイングパツド5
2,62が活性化領域外の酸化膜2上に形成され
た高周波高出力トランジスタについて説明した
が、活性化領域内にボンデイングパツドを形成し
た場合にも応用できる。また、集積回路等あらゆ
る半導体装置にも応用できる。
2,62が活性化領域外の酸化膜2上に形成され
た高周波高出力トランジスタについて説明した
が、活性化領域内にボンデイングパツドを形成し
た場合にも応用できる。また、集積回路等あらゆ
る半導体装置にも応用できる。
以上詳細に説明したようにこの発明は、ボンデ
イングパツド周辺の酸化膜にボンデイングパツド
より広目にコの字状の凹部を設け、この凹部内に
ボンデイングパツドの周辺が入るようにしてボン
デイングパツドの端の電極金属部の段差を小さく
し、この上からガラスコート膜を施してボンデイ
ングパツドの周辺をグラスコート膜で押えるよう
にしたので、ボンデイングパツドと電極金属との
接着を向上できる。また、ボンデイングパツドが
凹凸のある酸化膜上に形成する形となるため酸化
膜とボンデイングパツドの付着力がさらに向上す
る利点がある。
イングパツド周辺の酸化膜にボンデイングパツド
より広目にコの字状の凹部を設け、この凹部内に
ボンデイングパツドの周辺が入るようにしてボン
デイングパツドの端の電極金属部の段差を小さく
し、この上からガラスコート膜を施してボンデイ
ングパツドの周辺をグラスコート膜で押えるよう
にしたので、ボンデイングパツドと電極金属との
接着を向上できる。また、ボンデイングパツドが
凹凸のある酸化膜上に形成する形となるため酸化
膜とボンデイングパツドの付着力がさらに向上す
る利点がある。
第1図a〜cは従来のボンデイングパツドの形
成方法の工程を示すもので、第1図aは断面図、
第1図bは正面図、第1図cは第1図bのA−A
線による断面図、第2図a〜fはこの発明の一施
例により形成されたボンデイングパツドの形成方
法の程を示し、第2図a,dは断面図、第2図
b,cは正面図、第2図cは第2図bのA−A線
による断面図、第2図fは第2図cのA−A線に
よる断面図である。 図中、1は半導体基板、2,2′は酸化膜、3
はベース拡散領域、4はエミツタ拡散領域、5は
ベースオーミツクコンタクト孔、51はベース電
極金属、52はベースボンデイングパツド、6は
エミツタオーミツクコンタクト孔、61はエミツ
タ電極金属、62はエミツタボンデイングパツ
ド、7は凹部、8はガラスコート膜、9は外部リ
ード端子、10は段部である。なお、図中の同一
符号は同一または相当部分を示す。
成方法の工程を示すもので、第1図aは断面図、
第1図bは正面図、第1図cは第1図bのA−A
線による断面図、第2図a〜fはこの発明の一施
例により形成されたボンデイングパツドの形成方
法の程を示し、第2図a,dは断面図、第2図
b,cは正面図、第2図cは第2図bのA−A線
による断面図、第2図fは第2図cのA−A線に
よる断面図である。 図中、1は半導体基板、2,2′は酸化膜、3
はベース拡散領域、4はエミツタ拡散領域、5は
ベースオーミツクコンタクト孔、51はベース電
極金属、52はベースボンデイングパツド、6は
エミツタオーミツクコンタクト孔、61はエミツ
タ電極金属、62はエミツタボンデイングパツ
ド、7は凹部、8はガラスコート膜、9は外部リ
ード端子、10は段部である。なお、図中の同一
符号は同一または相当部分を示す。
Claims (1)
- 1 半導体装置のボンデイングパツドにおいて、
外部リード端子と前記ボンデイングパツドの電極
金属との密着力を強化するために、前記ボンデイ
ングパツド周辺の酸化膜に前記ボンデイングパツ
ドより広目にコの字状の凹部を設け、この凹部内
に前記ボンデイングパツドの周辺が入るようにし
て前記ボンデイングパツドの端の電極金属部の段
差を小さくし、この上からガラスコート膜を施し
前記ボンデイングパツドの周辺を押えたことを特
徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55116596A JPS5740942A (en) | 1980-08-22 | 1980-08-22 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55116596A JPS5740942A (en) | 1980-08-22 | 1980-08-22 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5740942A JPS5740942A (en) | 1982-03-06 |
JPS6117146B2 true JPS6117146B2 (ja) | 1986-05-06 |
Family
ID=14691053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55116596A Granted JPS5740942A (en) | 1980-08-22 | 1980-08-22 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5740942A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001061804A1 (en) * | 2000-02-16 | 2001-08-23 | Nichia Corporation | Nitride semiconductor laser device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0646959B1 (en) * | 1993-09-30 | 2001-08-16 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Metallization and bonding process for manufacturing power semiconductor devices |
-
1980
- 1980-08-22 JP JP55116596A patent/JPS5740942A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001061804A1 (en) * | 2000-02-16 | 2001-08-23 | Nichia Corporation | Nitride semiconductor laser device |
Also Published As
Publication number | Publication date |
---|---|
JPS5740942A (en) | 1982-03-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2718854B2 (ja) | 半導体装置 | |
US4317274A (en) | Method of producing a semiconductor device | |
US4695869A (en) | GAAS semiconductor device | |
JPS6117146B2 (ja) | ||
EP1976009B1 (en) | Semiconductor device and manufacturing method therefor | |
JPS6269517A (ja) | 半導体基板のコンタクト領域にコンタクトを取付ける方法 | |
ES368134A1 (es) | Un procedimiento de fabricacion de dispositivos semiconduc-tores. | |
JPS6125221B2 (ja) | ||
JP2703908B2 (ja) | 化合物半導体装置 | |
KR0169471B1 (ko) | 바이폴라 범프 트랜지스터 및 그 제조 방법 | |
JP4454422B2 (ja) | リードフレーム | |
JP2928953B2 (ja) | 薄膜装置 | |
JP2754693B2 (ja) | メッキ電極の製造方法 | |
JP2792421B2 (ja) | 半導体装置の製造方法 | |
JP2938152B2 (ja) | 半導体装置およびその製造方法 | |
JPH01108730A (ja) | 半導体装置 | |
JP3214980B2 (ja) | 半導体発光装置 | |
JPH0117248B2 (ja) | ||
JP2576462B2 (ja) | 半導体装置の製造方法 | |
JPS62281356A (ja) | 半導体装置の製造方法 | |
JPS60181057U (ja) | 半導体装置 | |
JPH0491441A (ja) | 電界効果トランジスタの製造方法 | |
JPH02189936A (ja) | 半導体装置の製造方法 | |
JPS58216439A (ja) | 半導体装置 | |
JPS6177369A (ja) | 半導体装置の製造方法 |