JPS61165795A - オ−デイオ信号処理装置 - Google Patents
オ−デイオ信号処理装置Info
- Publication number
- JPS61165795A JPS61165795A JP60007227A JP722785A JPS61165795A JP S61165795 A JPS61165795 A JP S61165795A JP 60007227 A JP60007227 A JP 60007227A JP 722785 A JP722785 A JP 722785A JP S61165795 A JPS61165795 A JP S61165795A
- Authority
- JP
- Japan
- Prior art keywords
- audio signal
- output
- ring counter
- memory
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はオーディオ信号の再生音に残響等の加工音を付
加するオーディオ信号処理装置に関する。
加するオーディオ信号処理装置に関する。
背景技術
オーディオ信号処理装置の従来例を第１図に示す。本装
置において、左（Ｌ）右（Ｒ）２チヤンネルのオーディ
オ信号はそのまま聴取位置前方のフロント出力とされる
と共にアナログ処理回路１に供給される。アナログ処理
回路１はＬチヤンネルのオーディオ信号からＬチャンネ
ルのオーディオ信号を差し引いてＲ−Ｌ信号を得る。そ
のＲ−Ｌ信号は２つの遅延回路２．３に供給されて遅延
される。遅延回路２の出力信号が聴取位置右後方の右リ
ア出力とされ、遅延回路３の出力信号が聴取位置左後方
の左リア出力とされる。このような構成のオーディオ信
号処理装置を音響再生装置に備えて４チヤンネル化する
ことにより臨場感がよυ得られるのである。
置において、左（Ｌ）右（Ｒ）２チヤンネルのオーディ
オ信号はそのまま聴取位置前方のフロント出力とされる
と共にアナログ処理回路１に供給される。アナログ処理
回路１はＬチヤンネルのオーディオ信号からＬチャンネ
ルのオーディオ信号を差し引いてＲ−Ｌ信号を得る。そ
のＲ−Ｌ信号は２つの遅延回路２．３に供給されて遅延
される。遅延回路２の出力信号が聴取位置右後方の右リ
ア出力とされ、遅延回路３の出力信号が聴取位置左後方
の左リア出力とされる。このような構成のオーディオ信
号処理装置を音響再生装置に備えて４チヤンネル化する
ことにより臨場感がよυ得られるのである。
しかしながら、かかる従来のオーディオ信号処理装置に
おいては、遅延回路２，３としてＢＢＤ等のアナログ遅
延素子が用いられているのでＳＮ比が十分良いとは言え
ない欠点がありた。また遅延回路２．３の遅延時間を自
由に変化させることが難しいという欠点もありた。
おいては、遅延回路２，３としてＢＢＤ等のアナログ遅
延素子が用いられているのでＳＮ比が十分良いとは言え
ない欠点がありた。また遅延回路２．３の遅延時間を自
由に変化させることが難しいという欠点もありた。
発明の概要
そこで、本発明の目的はＳＮ比が良好でかつ任意の遅延
時間を得ることができるオーディオ信号処理装置を提供
することである。
時間を得ることができるオーディオ信号処理装置を提供
することである。
本発明のオーディオ信号処理装置は入力アナログオーデ
ィオ信号を連続するサンプリングタイミング毎にＡ／Ｄ
交換手段によってＡ／Ｄ変換し、サンプリングタイミン
グに同期してＡ／Ｄ変換手段の出力データを予め定めら
れた循環順番の下にメモリの複数の記憶位置のうちの１
つに書き込みかつサンプリングタイミングに同期して循
環順番において所定数だけ異なる記憶位置の内容を読み
出し、メモリから読み出されたデータをＤ／Ａ変換手段
によってＤ／Ａ変換して出力することを特徴としている
。
ィオ信号を連続するサンプリングタイミング毎にＡ／Ｄ
交換手段によってＡ／Ｄ変換し、サンプリングタイミン
グに同期してＡ／Ｄ変換手段の出力データを予め定めら
れた循環順番の下にメモリの複数の記憶位置のうちの１
つに書き込みかつサンプリングタイミングに同期して循
環順番において所定数だけ異なる記憶位置の内容を読み
出し、メモリから読み出されたデータをＤ／Ａ変換手段
によってＤ／Ａ変換して出力することを特徴としている
。
実施例
以下、本発明の実施例を第２図及び第３図を参照しつつ
説明する。
説明する。
第２図に示した本発明の一実施例たるオーディオ信号処
理装置においては、第１図に示したアナログ処理回路１
の出力端にはＡ／Ｄ（アナログ／ディジタル）変換器５
を介してＲＡＭ（ランダムアクセスメモリ）６が接続さ
れている。ＲＡＭ６の読み出し出力端にはＤ／Ａ （デ
ィジタル／アナログ）変換器７が接続され、Ｄ／Ａ変換
器７から左右リア出力が得られるようになされている。
理装置においては、第１図に示したアナログ処理回路１
の出力端にはＡ／Ｄ（アナログ／ディジタル）変換器５
を介してＲＡＭ（ランダムアクセスメモリ）６が接続さ
れている。ＲＡＭ６の読み出し出力端にはＤ／Ａ （デ
ィジタル／アナログ）変換器７が接続され、Ｄ／Ａ変換
器７から左右リア出力が得られるようになされている。
ＲＡＭ６は第１基準値から第２基準値までの整数値をア
ドレスとする複数の記憶位置を有し、その記憶位置はデ
ィジタル加算器８の出力値によって指定される。加算器
８の一方の入力端にはリングカウンタ９が接続され、他
方の入力端にはＲＯＭ（リードオンリメモリ）１０が接
続されている。
ドレスとする複数の記憶位置を有し、その記憶位置はデ
ィジタル加算器８の出力値によって指定される。加算器
８の一方の入力端にはリングカウンタ９が接続され、他
方の入力端にはＲＯＭ（リードオンリメモリ）１０が接
続されている。
またＡ／Ｄ変換器５の作動、Ｒ，ＡＭ６の書き込み／読
み出し、Ｄ／Ａ変換器７の出力選択、リングカウンタ９
の計数及びＲ，０Ｍｌ０の読み出しはコントローラ１１
によって制御されるようになされている。リングカウン
タ９はコントローラ１１から所定時間毎に供給される計
数パルスをアップ計数し、その計数値が第２基準値に達
すると第１基準値から再び第２基準値に向って計数する
ようになっている。またＲ、０Ｍｌ０には予め複数の数
値データが記憶されている。
み出し、Ｄ／Ａ変換器７の出力選択、リングカウンタ９
の計数及びＲ，０Ｍｌ０の読み出しはコントローラ１１
によって制御されるようになされている。リングカウン
タ９はコントローラ１１から所定時間毎に供給される計
数パルスをアップ計数し、その計数値が第２基準値に達
すると第１基準値から再び第２基準値に向って計数する
ようになっている。またＲ、０Ｍｌ０には予め複数の数
値データが記憶されている。
かかる構成においては、左右のチャンネルの入力オーデ
ィオ信号が従来と同様にそのまま聴取位置前方のフロン
ト出力とされると共にアナログ処理回路１に供給され、
アナログ処理回路１からＲ−Ｌ信号が出力される。この
Ｒ−Ｌ信号はＡ／Ｄ変換器５によって所定時間毎にサン
プリングされてディジタル符号化されてＲＡＭ６に供給
される。
ィオ信号が従来と同様にそのまま聴取位置前方のフロン
ト出力とされると共にアナログ処理回路１に供給され、
アナログ処理回路１からＲ−Ｌ信号が出力される。この
Ｒ−Ｌ信号はＡ／Ｄ変換器５によって所定時間毎にサン
プリングされてディジタル符号化されてＲＡＭ６に供給
される。
ＲＡＭ６には書き込み信号、そして若干遅れて読み出し
信号がコントローラ１１から所定時間毎に供給される。
信号がコントローラ１１から所定時間毎に供給される。
ＲＡＭ６は書き込み信号に応じて加算器８の出力値によ
って指定される記憶位置にＡ／Ｄ変換器６の出力データ
を記憶し、読み出し信号に応じて加算器８の出力値によ
って指定される記憶位置に書き込まれたデータをＤ／Ａ
変換器７に出力する。書き込み信号発生時にはＲ，０Ｍ
ｌ０からは出力は得られず、読み出し信号発生時にはコ
ントローラ１１によって指定され九Ｒ，０Ｍｌ０の記憶
位置の数値データがＲ，０Ｍｌ０から出力される。一方
、リングカウンタ９は計数パルスヲ計数するのでリング
カウンタ９の出力値は所定時間毎に１だけ増加する。故
に、加算器８の出力値は書き込み信号発生時にはリング
カウンタ９の出力値に等しくなシ、書き込み信号の発生
毎に１だけ増加し、また読み出し信号発生時にはリング
カウンタ９の出力値にＲＯＭｌ０から読み出された数値
を加算した値となる。その加算値も読み出し信号発生毎
に１だけ増加し、加算値が第２基準値以上になるとその
過剰分が出力される。
って指定される記憶位置にＡ／Ｄ変換器６の出力データ
を記憶し、読み出し信号に応じて加算器８の出力値によ
って指定される記憶位置に書き込まれたデータをＤ／Ａ
変換器７に出力する。書き込み信号発生時にはＲ，０Ｍ
ｌ０からは出力は得られず、読み出し信号発生時にはコ
ントローラ１１によって指定され九Ｒ，０Ｍｌ０の記憶
位置の数値データがＲ，０Ｍｌ０から出力される。一方
、リングカウンタ９は計数パルスヲ計数するのでリング
カウンタ９の出力値は所定時間毎に１だけ増加する。故
に、加算器８の出力値は書き込み信号発生時にはリング
カウンタ９の出力値に等しくなシ、書き込み信号の発生
毎に１だけ増加し、また読み出し信号発生時にはリング
カウンタ９の出力値にＲＯＭｌ０から読み出された数値
を加算した値となる。その加算値も読み出し信号発生毎
に１だけ増加し、加算値が第２基準値以上になるとその
過剰分が出力される。
第３図に示するように加算器８の出力値によってＲ，Ａ
Ｍ６の記憶位置が矢印Ｃの方向に向って循環して指定さ
れるとすると、所定時間毎に加算器８の出力値、すなわ
ちリングカウンタ９の出カイ直を今回の書き込みアドレ
スＡｗとして指定されるＲＡＭ６の記憶位置にＡ／Ｄ変
換器５の出力データが書き込まれる。また出力データを
書き込む毎にリングカウンタ９の出力値にＲ，０Ｍｌ０
から読み出された数値Ｂだけの加算値を今回の読み出し
アドレスＡＲとして指定されるＲ、ＡＭ ６の記憶位置
からデータが読み出される。読み出されたデータはＤ／
Ａ変換器７によってアナログ信号に変換されて左右リア
出力とされる。よって、Ｒ，ＡＭ６のを アドレス数を８、所定時ｊａ”］ｘＴとすると、今回の
書き込みアドレスＡｗより５−（Ｂ＋１）だけ前のアド
レスによって指定された記憶位置に記憶されたデータが
読み出される。すなわち読み出されたデータは（Ｓ−（
Ｂ＋１１）Ｔで表わされる時間ＴＡだけ遅延されたこと
になるのでＤ／Ａ変換器７のリア出力はアナログ処理回
路１から出力される信号より時間ＴＡ だけ遅延される
。
Ｍ６の記憶位置が矢印Ｃの方向に向って循環して指定さ
れるとすると、所定時間毎に加算器８の出力値、すなわ
ちリングカウンタ９の出カイ直を今回の書き込みアドレ
スＡｗとして指定されるＲＡＭ６の記憶位置にＡ／Ｄ変
換器５の出力データが書き込まれる。また出力データを
書き込む毎にリングカウンタ９の出力値にＲ，０Ｍｌ０
から読み出された数値Ｂだけの加算値を今回の読み出し
アドレスＡＲとして指定されるＲ、ＡＭ ６の記憶位置
からデータが読み出される。読み出されたデータはＤ／
Ａ変換器７によってアナログ信号に変換されて左右リア
出力とされる。よって、Ｒ，ＡＭ６のを アドレス数を８、所定時ｊａ”］ｘＴとすると、今回の
書き込みアドレスＡｗより５−（Ｂ＋１）だけ前のアド
レスによって指定された記憶位置に記憶されたデータが
読み出される。すなわち読み出されたデータは（Ｓ−（
Ｂ＋１１）Ｔで表わされる時間ＴＡだけ遅延されたこと
になるのでＤ／Ａ変換器７のリア出力はアナログ処理回
路１から出力される信号より時間ＴＡ だけ遅延される
。
また読み出し信号発生時にはコントローラ１１は所定の
タイミングでＲＯＭｌ０から２つの異なる数値データを
順次読み出す場合がある。この場合にはＲＡＭ６の２つ
の異なる記憶位置に書き込まれたデータがＤ／Ａ変換器
７に順次供給され、Ｄ／Ａ変換器７はそのデータを時分
割で処理して一方を左リア出力に、他方を右リア出力と
する。
タイミングでＲＯＭｌ０から２つの異なる数値データを
順次読み出す場合がある。この場合にはＲＡＭ６の２つ
の異なる記憶位置に書き込まれたデータがＤ／Ａ変換器
７に順次供給され、Ｄ／Ａ変換器７はそのデータを時分
割で処理して一方を左リア出力に、他方を右リア出力と
する。
よりて、左リア出力と右リア出力とはアナログ処理回路
１から出力される信号より互いに異なる時間だけ遅延さ
れるのである。
１から出力される信号より互いに異なる時間だけ遅延さ
れるのである。
なお、上記した本発明の実施例においては、ＲＡＭ６の
書き込みアドレスから読み出しアドレスへの変化分をａ
ＯＭｌｏに予め記憶させていたが、これは適尚なビット
長のレジスタ等を用いてアドレスの変化分を外部より入
力するようにしても良い。
書き込みアドレスから読み出しアドレスへの変化分をａ
ＯＭｌｏに予め記憶させていたが、これは適尚なビット
長のレジスタ等を用いてアドレスの変化分を外部より入
力するようにしても良い。
またアナログ処理回路１は左右のオーディオ信号を差し
引いたＲ−Ｌ信号を得るようにされているが、これに限
らず左右のオーディオ信号のレベル或いは位相を変化さ
せる回路の場合であっても良い。更に、アナログ処理回
路１０は入力段に設けられているが、Ｄ／Ａ変換器７の
出力に設けても良いことは明らかである。
引いたＲ−Ｌ信号を得るようにされているが、これに限
らず左右のオーディオ信号のレベル或いは位相を変化さ
せる回路の場合であっても良い。更に、アナログ処理回
路１０は入力段に設けられているが、Ｄ／Ａ変換器７の
出力に設けても良いことは明らかである。
また、上記した本発明の実施例においては、入力オーデ
ィオ信号として２チヤンネルのステレオ信号が用いられ
ているが、モノラル信号でもあっても良いのである。
ィオ信号として２チヤンネルのステレオ信号が用いられ
ているが、モノラル信号でもあっても良いのである。
発明の概゛要
以上の如く、本発明のオーディオ信号処理装置によれば
、入力オーディオ信号を連続するサンプリングタイミン
グ毎にＡ／Ｄ変換してその変換出力データをメモリに書
き込みかつ書き込み時より以前にメモリに書き込んだデ
ータを読み出してＤ／Ａすることによυ入力オーディオ
信号がディジタル的に遅延されるのでアナログ的に遅延
処理したものに比べてＳＮ比を容易に良好にすることが
できる。また読み出し時にアドレスを選択することによ
りオーディオ信号を任意の時間だけ遅延させることがで
きるのである。
、入力オーディオ信号を連続するサンプリングタイミン
グ毎にＡ／Ｄ変換してその変換出力データをメモリに書
き込みかつ書き込み時より以前にメモリに書き込んだデ
ータを読み出してＤ／Ａすることによυ入力オーディオ
信号がディジタル的に遅延されるのでアナログ的に遅延
処理したものに比べてＳＮ比を容易に良好にすることが
できる。また読み出し時にアドレスを選択することによ
りオーディオ信号を任意の時間だけ遅延させることがで
きるのである。
第１図はオーディオ信号処理装置の従来例を示すブロッ
ク図、第２図は本発明の実施例を示すブロック図、第３
図は第２図の装置のＲＡＭの書き込み／読み出しアドレ
スを示す図である。 主要部分の符号の説明 １・・・アナログ処理回路 ２，３・・・遅延回路計・
・Ａ／Ｄ変換器 ６・・・Ｒ，ＡＭ７・・・Ｄ／
Ａ変換器 ８・・・加算器９・・・リングカウン
タ １０・・・ＲＯＭ１１・・・コントローラ
ク図、第２図は本発明の実施例を示すブロック図、第３
図は第２図の装置のＲＡＭの書き込み／読み出しアドレ
スを示す図である。 主要部分の符号の説明 １・・・アナログ処理回路 ２，３・・・遅延回路計・
・Ａ／Ｄ変換器 ６・・・Ｒ，ＡＭ７・・・Ｄ／
Ａ変換器 ８・・・加算器９・・・リングカウン
タ １０・・・ＲＯＭ１１・・・コントローラ
Claims (2)
- （１）入力アナログオーディオ信号に少なくとも遅延処
理を施すオーディオ信号処理装置であって、前記アナロ
グオーディオ信号を連続するサンプリングタイミング毎
にＡ／Ｄ変換するＡ／Ｄ変換手段と、複数の記憶位置を
有する書き込み／読み出し自在なメモリと、前記サンプ
リングタイミングに同期して前記Ａ／Ｄ変換手段の出力
データを予め定められた循環順番の下に前記複数の記憶
位置のうちの１つに書き込みかつ前記サンプリングタイ
ミングに同期して前記循環順番において所定数だけ異な
る記憶位置の内容を読み出すメモリ制御手段と、前記メ
モリから読み出されたデータをＤ／Ａ変換するＤ／Ａ変
換手段とを有することを特徴とするオーディオ信号処理
装置。 - （２）前記メモリ制御手段は前記複数の記憶位置を指定
する出力値を発生しかつその出力値が前記サンプリング
タイミングに同期して所定時間毎に変化するリングカウ
ンタを有し、書き込み時には前記リングカウンタの出力
値によって前記メモリの記憶位置を指定し、読み出し時
には前記リングカウンタの出力値を任意の数値だけ変化
させた数値によって前記メモリの記憶位置を指定するこ
とを特徴とする特許請求の範囲第１項記載のオーディオ
信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007227A JPS61165795A (ja) | 1985-01-17 | 1985-01-17 | オ−デイオ信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60007227A JPS61165795A (ja) | 1985-01-17 | 1985-01-17 | オ−デイオ信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61165795A true JPS61165795A (ja) | 1986-07-26 |
Family
ID=11660105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60007227A Pending JPS61165795A (ja) | 1985-01-17 | 1985-01-17 | オ−デイオ信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165795A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63138809A (ja) * | 1986-12-01 | 1988-06-10 | Pioneer Electronic Corp | 信号処理回路 |
| JPS6468799A (en) * | 1987-09-09 | 1989-03-14 | Casio Computer Co Ltd | Effect adder |
| JPH01115300A (ja) * | 1987-10-29 | 1989-05-08 | Yamaha Corp | 音場制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573099A (en) * | 1978-11-28 | 1980-06-02 | Sony Corp | Repercussion adding device |
| JPS5873315A (ja) * | 1981-10-28 | 1983-05-02 | 松下電器産業株式会社 | 調理器具等の置台 |
-
1985
- 1985-01-17 JP JP60007227A patent/JPS61165795A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573099A (en) * | 1978-11-28 | 1980-06-02 | Sony Corp | Repercussion adding device |
| JPS5873315A (ja) * | 1981-10-28 | 1983-05-02 | 松下電器産業株式会社 | 調理器具等の置台 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63138809A (ja) * | 1986-12-01 | 1988-06-10 | Pioneer Electronic Corp | 信号処理回路 |
| JPS6468799A (en) * | 1987-09-09 | 1989-03-14 | Casio Computer Co Ltd | Effect adder |
| JP2722459B2 (ja) * | 1987-09-09 | 1998-03-04 | カシオ計算機株式会社 | 効果付加装置 |
| JPH01115300A (ja) * | 1987-10-29 | 1989-05-08 | Yamaha Corp | 音場制御装置 |
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