JP2972360B2 - メモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、可変速再生時などでリ
ファレンスビデオ信号とテ−プ上からの再生デ−タとが
同期関係にない場合のデ−タ処理に係り、１フィ−ルド
分の容量のメモリにより劣化のない再生画像を得るため
に好適なメモリ制御装置に関する。

【０００２】

【従来の技術】従来の可変速再生時の信号処理方式に関
しては、特開昭５７−１２９５９５号公報に記載のよう
に、再生ヘッド位置可変手段を備え、可変速再生時には
テ−プ再生スピ−ドに応じて記録トラックの幅方向に再
生ヘッドを変位させ、記録トラックを繰り返し走査また
は飛び越し走査させることによりノイズのない画像を得
る方法が知られている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、可
変速再生時においてもヘッド回転速度は常にリファレン
スビデオ信号と所定の位相差を持って同期している。例
えば、通常再生スピ−ドの前後数％〜２０％程度の範囲
でテ−プ再生スピ−ドを変化させた場合も、ヘッド回転
速度は常に一定の値を保ち、トラッキングの限界を超え
た時点で記録トラックの繰り返し走査または飛び越し走
査が生じる。この場合、音声信号がビデオ信号と別の、
例えばリニアトラックに記録されているならば特に問題
は生じないが、ビデオ信号と同一のトラック上に記録さ
れている場合は、トラックの繰り返し走査または飛び越
し走査を行う度に、音声信号に不連続点が生じ再生音に
ノイズが発生する。

【０００４】上記の音声信号のノイズ発生に対応するた
めには、テ−プ再生スピ−ドに応じてヘッド回転数を変
化させ、常にトラッキングが行われるようにすることで
ノイズのない音声信号を再生することが可能となる。一
方、この時のビデオ信号処理についてみると、リファレ
ンスビデオ信号とテ−プ上からの再生信号の位相関係が
徐々にずれて行くため、ノイズのない再生画像を得るた
めには少なくとも２フィ−ルド分以上の容量を持つメモ
リを用いなければならず、回路規模が増大してしまう。

【０００５】本発明の目的は、上記のような場合でも回
路規模を増大することなく、１フィ−ルド分の容量のメ
モリによりノイズのない再生画像を得るのに好適な、メ
モリ制御装置を提供することにある。

【０００６】

【課題を解決するための手段】リファレンスビデオ信号
と同期関係のないテ−プ上からの再生デ−タを、１フィ
−ルド分の容量をもつメモリを介して再生する場合の信
号処理において、書き込みデ−タのフィ−ルド先頭時点
における、メモリの書き込みアドレスと読み出しアドレ
スとの差を演算し、上記演算結果とテ−プ再生スピ−ド
情報とから、該フィ−ルド期間中にメモリの読み出しア
ドレスと書き込みアドレスとが一致するか否かを判定
し、両者が一致すると判定した場合には、該フィ−ルド
のデ−タのメモリへの書き込みを禁止する構成とするこ
とにより、上記目的は達成される。

【０００７】

【作用】磁気テ−プ上にディジタル記録されたビデオ信
号を再生するディジタルビデオ信号再生装置において、
１フィ−ルド分の容量のメモリにより信号処理を行う場
合、テ−プ再生スピ−ドがリファレンスビデオ信号と同
期関係にない場合には、リファレンスビデオ信号と常に
同期しているメモリの読み出しアドレスに対して、再生
デ−タを基に生成されるメモリの書き込みアドレスは、
テ−プの走行に従い徐々にずれて行き、あるフィ−ルド
の読み出し期間中にメモリの読み出しアドレスと書き込
みアドレスとが一致する。

【０００８】メモリの読み出しアドレスと書き込みアド
レスとが一致した場合、メモリへのデ−タの書き込み及
び読み出しが正しく行われず、該アドレスに対応するデ
−タはノイズとして画面上に現れ、画質劣化を引き起こ
す。例えば、リファレンスビデオ信号に対してテ−プ再
生スピ−ドが速い場合は、ある読み出しフィ−ルド期間
中にメモリ書き込みアドレスが読み出しアドレスを追い
越すため、両アドレスの一致する瞬間が生じる。また、
逆に、リファレンスビデオ信号に対してテ−プ再生スピ
−ドが遅い場合は、ある読み出しフィ−ルド期間中にメ
モリ読み出しアドレスが書き込みアドレスを追い越すた
め、やはり両アドレスの一致する瞬間が生じる。

【０００９】ここで、メモリ書き込みデ−タの各フィ−
ルドの先頭時点毎に、メモリ書き込みアドレスと読み出
しアドレスとの差を演算し、テ−プ再生スピ−ド情報と
合わせて、該書き込みフィ−ルド期間中にメモリ書き込
みアドレスと読み出しアドレスとが一致するか否かを判
定する。該書き込みフィ−ルド期間中にメモリ書き込み
アドレスと読み出しアドレスとが一致すると判定された
場合、該フィ−ルドのデ−タのメモリへの書き込みを禁
止することにより、上記の画質劣化を防止することがで
きる。

【００１０】

【実施例】以下、本発明を、磁気テ−プ上にディジタル
記録されたビデオ信号を再生する、ディジタルビデオ信
号再生装置に適用した場合の一実施例について、図１、
図２及び図３により説明する。なお、本実施例において
は、１フィ−ルドのデ−タは、磁気テ−プ上の１本のト
ラックに記録されているものとする。

【００１１】図１は、本実施例の構成を示す図である。

【００１２】図１において、１は磁気テ−プ、２は再生
ヘッド、３は復調回路、４は誤り訂正回路、５は１フィ
−ルド分の容量をもつメモリ、６は書き込み読み出し制
御回路、７はメモリ書き込みアドレス生成回路、８はメ
モリ読み出しアドレス生成回路、９は映像信号処理回
路、１０はビデオ信号出力端子、１１はテ−プ再生スピ
−ド情報入力端子、１２はテ−プ再生スピ−ド情報、１
３はサ−ボリファレンス信号入力端子、１４はサ−ボリ
ファレンス信号、１５はリファレンスビデオ信号入力端
子、１６はリファレンスビデオ信号、１７はメモリライ
トイネ−ブル信号、１８はメモリ書き込みアドレス、１
９はメモリ読み出しアドレス、２０はＤ／Ａ変換器であ
る。

【００１３】図２は、図１における書き込み読み出し制
御回路（６）の構成を示す図である。

【００１４】図２において、６３は減算回路、６５はア
ドレス一致判定回路、６６はメモリライトイネ−ブル生
成回路、６７はメモリライトイネ−ブルゲ−ト回路であ
る。

【００１５】図３は、フィ−ルドメモリ（５）の読み出
しと書き込みとのタイミング関係を示す図である。

【００１６】図３の（ａ）はリファレンスビデオ信号
（１６）に対してテ−プ再生スピ−ド（１２）が速い場
合、また、図３の（ｂ）はリファレンスビデオ信号（１
６）に対してテ−プ再生スピ−ド（１２）が遅い場合を
示す。

【００１７】磁気テ−プ（１）上から再生ヘッド（２）
により再生されたディジタルデ−タは、復調回路（３）
により復調される。誤り訂正回路（４）は、磁気テ−プ
上への記録再生の過程で発生した符号誤りの訂正を行
う。誤り訂正回路（４）により誤り訂正されたディジタ
ルデ−タは、フィ−ルドメモリ（５）及びメモリ書き込
みアドレス生成回路（７）へ入力される。メモリ書き込
みアドレス生成回路(７)は、例えばカウンタとＲＯＭで
構成され、再生デ−タのフィ−ルドの先頭を示すサ−ボ
リファレンス信号（１４）により所定の値にセットさ
れ、その後、再生デ−タに従い所定の順序でフィ−ルド
メモリの書き込みアドレス（１８）を生成する。メモリ
読み出しアドレス生成回路（８）は、メモリ書き込みア
ドレス生成回路（７）と同様にカウンタとＲＯＭで構成
され、リファレンスビデオ信号により所定の値にセット
され、以後書き込みアドレスと同様の順序でメモリ読み
出しアドレス（１９）を生成する。映像信号処理回路
（９）は、フィ−ルドメモリから読み出されたデ−タに
対し、誤り修正、同期信号の付加及びカラ−フレ−ムの
連続性を保つための色位相の反転処理などを行う。さら
に、上記の各処理を施されたデ−タはＤ／Ａ変換器（２
０）によりアナログビデオ信号に変換され、ビデオ信号
出力端子（１０）より出力される。

【００１８】ここで、テ−プ再生スピ−ド（１２）がリ
ファレンスビデオ信号（１６）と同期している場合（即
ち、通常再生時）は、メモリ書き込みアドレス（１８）
と読み出しアドレス（１９）は、常に一定の位相関係を
保って変化して行くため、両者が一致することはない。

【００１９】しかし、可変速再生などでテ−プ再生スピ
−ド（１２）がリファレンスビデオ信号（１６）と同期
していない場合（但し、ヘッド回転数はテ−プ再生スピ
−ド（１２）に応じて変化し、トラッキングは常に行わ
れているとする。）を考えると、まず、図３の（ａ）に
示すように、テ−プ再生スピ−ド（１２）がリファレン
スビデオ信号（１６）に対して速い場合は、メモリ書き
込みアドレス（１８）と読み出しアドレス（１９）との
位相関係が徐々にずれて行き、同図中に７０で示す期間
中で書き込みアドレス（１８）が読み出しアドレス（１
９）を追い越すため、両者の一致する瞬間が生じる。一
方、図３の（ｂ）に示すように、テ−プ再生スピ−ド
（１２）がリファレンスビデオ信号（１６）に対して遅
い場合も、メモリ書き込みアドレス（１８）と読み出し
アドレス（１９）との位相関係が徐々にずれて行き、同
図中に７１で示す期間中で読み出しアドレス（１９）が
書き込みアドレス（１８）を追い越すため、同様に両者
の一致する瞬間が生じる。

【００２０】この様にリファレンスビデオ信号とテ−プ
再生スピ−ドとが非同期の関係にある場合、書き込み読
み出し制御回路（６）により、メモリ書き込みアドレス
（１８）と読み出しアドレス（１９）とが一致するか否
かを判定し、一致すると判定した場合はメモリ（５）へ
のデ−タ書き込みを禁止することにより、両アドレスの
一致による画面上のノイズ発生を防止することができ
る。

【００２１】以下、書き込み読み出し制御回路（６）の
動作について詳しく説明する。

【００２２】なお、ここで、メモリ書き込みアドレス
（１８）及び読み出しアドレス(１９)は、共に０から順
次増加し、所定のアドレスまでカウントアップした後に
０に戻る構成となっているものとする。

【００２３】減算回路（６３）は、メモリ書き込みアド
レス（１８）と読み出しアドレス（１９）との差を演算
することにより、フィ−ルドメモリ（５）のアドレスマ
ップ上でどの程度の距離があるかを認識する。

【００２４】アドレス一致判定回路（６５）は、例えば
ＲＯＭを用いたデ−タ・テ−ブルを設けることにより構
成することができ、減算回路（６３）による演算結果及
び、テ−プ再生スピ−ド情報（１２）をもとに、メモリ
書き込みアドレス（１８）と読み出しアドレス（１９）
が一致するか否かを、書き込みデ−タの各フィ−ルドご
との先頭タイミングで判定する。もし、該フィ−ルド期
間中にメモリ書き込みアドレス（１８）と読み出しアド
レス（１９）とが一致すると判定した場合には、該フィ
−ルドのデ−タのメモリ（５）への書き込みを禁止する
ゲ−ト信号（例えば、Ｈで書き込み禁止）を出力する。

【００２５】即ち、リファレンスビデオ信号（１６）に
対してテ−プ再生スピ−ド（１２）が速い場合は、該フ
ィ−ルド期間中にメモリ書き込みアドレス（１８）が読
み出しアドレス（１９）に追いつくか否か、また、リフ
ァレンスビデオ信号（１６）に対してテ−プ再生スピ−
ド（１２）が遅い場合は、該フィ−ルド期間中にメモリ
読み出しアドレス（１９）が書き込みアドレス（１８）
に追いつくか否かを判定し、該フィ−ルド期間中に両ア
ドレスが一致すると判定した場合、該フィ−ルドデ−タ
のメモリ（５）への書き込みを禁止するためのゲ−ト信
号を出力する。

【００２６】メモリライトイネ−ブル生成回路（６６）
は、サ−ボリファレンス信号(１４)をタイミングの基準
とし、メモリ書き込みデ−タに同期したメモリライトイ
ネ−ブル信号（例えば、Ｌでライトイネ−ブル）を発生
する。

【００２７】メモリライトイネ−ブルゲ−ト回路（６
７）は、例えばＯＲゲ−トにより構成することができ、
あるフィ−ルド期間中にメモリ書き込みアドレス（１
８）と読み出しアドレス（１９）が一致すると判定され
た場合、メモリライトイネ−ブル生成回路（６６）によ
り生成されたメモリライトイネ−ブル信号に、アドレス
一致判定回路（６５）により生成された書き込み禁止ゲ
−ト信号でゲ−トをかけ、該フィ−ルドのデ−タのメモ
リ（５）への書き込みを禁止する。

【００２８】以上、説明した動作をタイミング図に示し
たものが、図３の（ａ）及び図３の（ｂ）である。 ま
ず、図３の（ａ）は、リファレンスビデオ信号（１６）
に対してテ−プ再生スピ−ド（１２）が速い場合の動作
を示す図である。

【００２９】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号（１６）に同期
して常に一定の周期で切り替わる。一方、サ−ボリファ
レンス信号（１４）は、テ−プ再生スピ−ド（１２）に
応じて周期が短くなり、メモリの書き込みフィ−ルドデ
−タの周期もサ−ボリファレンス信号（１４）の周期と
同様に短くなる。この時、メモリ読み出しデ−タと書き
込みデ−タとの位相関係は、徐々にずれて行き、同図中
に７０で示したフィ−ルド期間中で、メモリ書き込みア
ドレス（１８）が読み出しアドレス（１９）を追い越す
ため、両アドレスの一致する瞬間が生じる。書き込み読
み出し制御回路（６）は、書き込みフィ−ルドデ−タの
先頭タイミングでアドレスの一致を判定し、７０で示し
たフィ−ルド期間における書き込みフィ−ルドデ−タの
メモリ（５）への書き込みを禁止する。即ち、同図中に
Ｆ４で示した書き込みフィ−ルドデ−タはメモリ（５）
に書き込まれなくなるため、読み出しフィ−ルドデ−タ
の順序はＦ４のデ−タが間引かれたものになる。

【００３０】一方、図３の（ｂ）は、リファレンスビデ
オ信号（１６）に対してテ−プ再生スピ−ド（１２）が
遅い場合の動作を示す図である。

【００３１】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号（１６）に同期
して常に一定の周期で切り替わる。一方、サ−ボリファ
レンス信号（１４）は、テ−プ再生スピ−ド（１２）に
応じて周期が長くなり、メモリの書き込みフィ−ルドデ
−タの周期もサ−ボリファレンス信号（１４）の周期と
同様に長くなる。この時、メモリ読み出しデ−タと書き
込みデ−タとの位相関係は、徐々にずれて行き、同図中
に７１で示したフィ−ルド期間中で、メモリ読み出しア
ドレス（１９）が書き込みアドレス（１８）を追い越す
ため、両アドレスの一致する瞬間が生じる。書き込み読
み出し制御回路（６）は、書き込みフィ−ルドデ−タの
先頭タイミングでアドレスの一致を判定し、７１で示し
たフィ−ルド期間における書き込みフィ−ルドデ−タの
メモリ（５）への書き込みを禁止する。即ち、同図中に
Ｆ３で示した書き込みフィ−ルドデ−タはメモリ（５）
に書き込まれなくなるため、読み出しフィ−ルドデ−タ
の順序はＦ２のデ−タを繰返し読み出してフィ−ルド挿
入されたものとなる。

【００３２】上記のように、フィ−ルド間引きまたはフ
ィ−ルド挿入されたデ−タは４フィ−ルド周期のカラ−
フレ−ムの連続性が保たれていないため、映像信号処理
回路（９）により色信号の位相反転処理などを受け、正
しいカラ−フレ−ムの信号に変換される。

【００３３】以上述べた様に、可変速再生などでリファ
レンスビデオ信号（１６）とテ−プ再生スピ−ド（１
２）とが非同期の関係にある場合、メモリ書き込みアド
レス（１８）と読み出しアドレス（１９）の一致を事前
に検出し、メモリ（５）へのデ−タ書き込みを禁止する
ことにより、読み出しフィ−ルドのフィ−ルド間引き或
いはフィ−ルド挿入を行い、画面上のノイズ発生を防止
することができる。

【００３４】なお、本実施例において、メモリ書き込み
アドレス（１８）及び読み出しアドレス（１９）は、共
に０から順次増加し所定の値までカウントアップした後
に０に戻る構成としたが、書き込みアドレス（１８）と
読み出しアドレス（１９）とが同様の順序で変化する構
成となっていれば、例えばカウントダウンする構成とな
っている様な場合においても、本実施例と同様の効果を
得ることができ、本発明の本質を損なうものではない。

【００３５】次に、本発明を、磁気テ−プ上にディジタ
ル記録されたビデオ信号を再生するディジタルビデオ信
号再生装置に適用した場合の他の実施例について、図
４、図５及び図６により説明する。

【００３６】なお、本実施例においては、１フィ−ルド
のデ−タは３セグメントに分割され、磁気テ−プ上の３
本のトラックに分割記録されているものとする。

【００３７】図４は、本実施例の構成を示す図である。

【００３８】図４において、３１は磁気テ−プ、３２は
再生ヘッド、３３は復調回路、３４は誤り訂正回路、３
５はセグメントメモリ１、３６はセグメントメモリ２、
３７はセグメントメモリ３、３８は書き込み読み出し制
御回路、３９は書き込みタイミング信号生成回路、４０
は読み出しタイミング信号生成回路、４１はメモリ書き
込みアドレス生成回路、４２はメモリ読み出しアドレス
生成回路、４３はメモリライトイネ−ブル１、４４はメ
モリライトイネ−ブル２、４５はメモリライトイネ−ブ
ル３、４６はメモリ書き込みセグメントナンバ、４７は
メモリ書き込みアドレス、４８はメモリ読み出しセグメ
ントナンバ、４９はメモリ読み出しアドレス、５０は切
り替え回路、５１は映像信号処理回路、５２はサ−ボフ
ィ−ルド信号、５３はリファレンスセグメント信号、５
４はテ−プ再生スピ−ド情報、５５はサ−ボリファレン
ス信号、５６はリファレンスビデオ信号、５７はビデオ
信号出力端子、５８はＤ／Ａ変換器である。

【００３９】図５は、図４における書き込み読み出し制
御回路（３８）の構成を示す図である。

【００４０】図５において、８１は減算回路、８２はア
ドレス一致判定回路、８３はメモリライトイネ−ブル１
生成回路、８４はメモリライトイネ−ブル２生成回路、
８５はメモリライトイネ−ブル３生成回路、８６はメモ
リライトイネ−ブルゲ−ト回路である。

【００４１】図６は、セグメントメモリ（３５、３６、
３７）の読み出しと書き込みとのタイミング関係を示す
図である。

【００４２】図６の（ａ）は、リファレンスビデオ信号
（５６）に対してテ−プ再生スピ−ド（５４）が速い場
合を示し、一方、図６の（ｂ）はリファレンスビデオ信
号（５６）に対してテ−プ再生スピ−ド（５４）が遅い
場合を示すものである。

【００４３】磁気テ−プ（３１）上から再生ヘッド（３
２）により再生されたディジタルデ−タは、復調回路
（３３）により復調される。誤り訂正回路（３４）は、
磁気テ−プ（３１）上への記録再生の過程で発生した符
号誤りの訂正を行う。誤り訂正回路（３４）により符号
誤りが訂正されたディジタルデ−タは、セグメントメモ
リ１（３５）、セグメントメモリ２（３６）、セグメン
トメモリ３（３７）及びメモリ書き込みアドレス生成回
路（４１）に入力される。

【００４４】一方、書き込みタイミング信号生成回路
（３９）は、再生ヘッド（３２）の回転に同期したサ−
ボリファレンス信号（５５）とテ−プ再生スピ−ド情報
(５４)とから、再生デ−タのフィ−ルドの先頭タイミン
グに同期したサ−ボフィ−ルド信号（５２）を生成す
る。また、読み出しタイミング信号生成回路（４０）
は、リファレンスビデオ信号（５６）をもとに、メモリ
読み出しデ−タのセグメントの先頭タイミングに同期し
たリファレンスセグメント信号（５３）を生成する。

【００４５】メモリ書き込みアドレス生成回路（４１）
は、サ−ボフィ−ルド信号（５２）により０にリセット
されサ−ボリファレンス信号（５５）によりカウントア
ップするセグメントナンバカウンタと、サ−ボリファレ
ンス信号（５５）により所定の値にセットされ、以後再
生デ−タに従い所定の順序でメモリの書き込みアドレス
を発生するアドレス生成部とから構成される。

【００４６】メモリ読み出しアドレス生成回路（４２）
は、リファレンスビデオ信号(５６)により０にリセット
されリファレンスセグメント信号（５３）によりカウン
トアップするセグメントナンバカウンタと、リファレン
スセグメント信号（５３）により所定の値にセットさ
れ、以後上記メモリ書き込みアドレスと同様の順序でメ
モリの読み出しアドレスを発生するアドレス生成部とか
ら構成される。

【００４７】切り替え回路（５０）は、メモリ読み出し
セグメントナンバ（４８）に従い、セグメントメモリ１
（３５）、セグメントメモリ２（３６）及びセグメント
メモリ３（３７）の読み出しデ−タを順次切り替える。

【００４８】映像信号処理回路（５１）は、切り替え回
路（５０）により選択されたデ−タに対し、誤り修正、
同期信号の付加及び、カラ−フレ−ムの連続性を保つた
めの色信号の位相反転処理などを行う。さらに、上記各
処理を施されたデ−タはＤ／Ａ変換器（５８）により、
アナログビデオ信号に変換されたのち、ビデオ信号出力
端子（５７）から出力される。

【００４９】ここで、リファレンスビデオ信号（５６）
とテ−プ再生スピ−ド（５４）が同期している場合（通
常再生時）には、先に述べた実施例の場合と同様にメモ
リ書き込みアドレス（４７）と読み出しアドレス（４
９）が一致することはない。

【００５０】しかし、可変速再生などでリファレンスビ
デオ信号（５６）とテ−プ再生スピ−ド（５４）が同期
していない場合は、メモリ書き込みアドレス（４７）と
読み出しアドレス（４９）の位相関係が徐々にずれて行
き、両アドレスの一致する瞬間が生じる。但し、この場
合にも、前記の実施例と同様にヘッド回転数はテ−プ再
生スピ−ド（５４）に応じて変化し、トラッキングは常
に行われているものとする。

【００５１】まず、図６の（ａ）に示す様に、リファレ
ンスビデオ信号（５６）に対してテ−プ再生スピ−ド
（５４）が速い場合は、メモリ読み出しアドレス（４
９）に対して書き込みアドレス（４７）が徐々にずれて
行き、同図中に９０で示したセグメント期間中でメモリ
書き込みアドレス（４７）が読み出しアドレス（４９）
を追い越すため、両アドレスの一致する瞬間が生じる。

【００５２】一方、図６の（ｂ）に示す様に、リファレ
ンスビデオ信号（５６）に対してテ−プ再生スピ−ド
（５４）が遅い場合も同様に、メモリ読み出しアドレス
（４９）に対して書き込みアドレス（４７）が徐々にず
れて行き、同図中に９２で示したセグメント期間中でメ
モリ読み出しアドレス（４９）が書き込みアドレス（４
７）を追い越すため、両アドレスの一致する瞬間が生じ
る。

【００５３】この様にリファレンスビデオ信号とテ−プ
再生スピ−ドとが非同期の関係にある場合、書き込み読
み出し制御回路（３８）により、メモリ書き込みアドレ
ス（４７）と読み出しアドレス（４９）とが一致するか
否かを判定し、一致すると判定した場合はメモリ（３
５、３６、３７）へのデ−タ書き込みを禁止することに
より、両アドレスの一致による画面上のノイズ発生を防
止することができる。

【００５４】以下、書き込み読み出し制御回路（３８）
の動作について、詳しく説明する。

【００５５】なお、ここで、メモリ書き込みアドレス
（４７）及び読み出しアドレス(４９)は、前述の実施例
の場合と同様に、共に０から順次増加し、所定のアドレ
スまでカウントアップした後に０に戻る構成となってい
るものとする。

【００５６】メモリライトイネ−ブル１生成回路（８
３）、メモリライトイネ−ブル２生成回路（８４）及び
メモリライトイネ−ブル３生成回路（８５）は、サ−ボ
リファレンス信号（５５）をタイミングの基準としてメ
モリ書き込みセグメントナンバ（４６）に従い、メモリ
書き込みデ−タに同期したメモリライトイネ−ブル１
（４３）、メモリライトイネ−ブル２（４４）及びメモ
リライトイネ−ブル３（４５）を生成する。ここで、上
記の各ライトイネ−ブル信号はＬでイネ−ブル状態とな
るものとする。

【００５７】減算回路（８１）は、メモリ書き込みアド
レス（４７）と読み出しアドレス（４９）との差を演算
することにより、３系統のセグメントメモリ（３５、３
６、３７）のアドレスマップ上でどの程度の距離がある
かを認識する。

【００５８】アドレス一致判定回路（８２）は、例えば
ＲＯＭを用いたデ−タ・テ−ブルを設けることにより構
成することができ、減算回路（８１）による演算結果、
テ−プ再生スピ−ド情報（５４）、メモリ書き込みセグ
メントナンバ（４６）及び読み出しセグメントナンバ
（４８）をもとに、メモリ書き込みアドレス（４７）と
読み出しアドレス（４９）とが一致するか否かを、メモ
リ書き込みデ−タの各フィ−ルド毎の先頭タイミングで
判定する。ここで、もし、該フィ−ルド期間中にメモリ
書き込みアドレス（４７）と読み出しアドレス（４９）
とが一致すると判定した場合には、該フィ−ルドのデ−
タのメモリ（３５、３６、３７）への書き込みを禁止す
るゲ−ト信号（例えば、Ｈで書き込み禁止）を出力す
る。

【００５９】即ち、リファレンスビデオ信号（５６）に
対してテ−プ再生スピ−ド（５４）が速い場合は、該フ
ィ−ルド期間中にメモリ書き込みアドレス（４７）が読
み出しアドレス（４９）を追い越すか否かを、また、リ
ファレンスビデオ信号（５６）に対してテ−プ再生スピ
−ド（５４）が遅い場合は、該フィ−ルド期間中にメモ
リ読み出しアドレス（４９）が書き込みアドレス（４
７）を追い越すか否かを判定し、該フィ−ルド期間中に
両アドレスが一致すると判定した場合、該フィ−ルドデ
−タのセグメントメモリ（３５、３６、３７）への書き
込みを禁止するためのゲ−ト信号を出力する。

【００６０】メモリライトイネ−ブルゲ−ト回路（８
６）は、例えばＯＲゲ−トにより構成することができ、
アドレス一致判定回路（８２）により、あるフィ−ルド
期間中にメモリ書き込みアドレス（４７）と読み出しア
ドレス（４９）とが一致すると判定された場合、メモリ
ライトイネ−ブル１生成回路（８３）、メモリライトイ
ネ−ブル２生成回路（８４）及びメモリライトイネ−ブ
ル３生成回路（８５）により生成されたメモリライトイ
ネ−ブル１（４３）、メモリライトイネ−ブル２（４
４）及びメモリライトイネ−ブル３（４５）にアドレス
一致判定回路(８２)により生成されたメモリ書き込み禁
止ゲ−ト信号でゲ−トをかけ、該フィ−ルドのデ−タの
メモリ（３５、３６、３７）への書き込みを禁止する。

【００６１】以上、説明した動作をタイミング図に示し
たものが、図６である。ただし、同図中のメモリライト
イネ−ブル波形は、メモリライトイネ−ブル１（４
３）、メモリライトイネ−ブル２（４４）及びメモリラ
イトイネ−ブル３（４５）の波形を重ね合わせたものを
示してある。

【００６２】まず、図６の（ａ）は、リファレンスビデ
オ信号（５６）に対してテ−プ再生スピ−ド（５４）が
速い場合の動作を示す図である。

【００６３】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号（５６）及びリ
ファレンスセグメント信号（５３）に同期して常に一定
の周期で切り替わる。なお、同図中で、例えばＦ１Ｓ１
はフィ−ルド１、セグメント１のデ−タを表す。一方、
サ−ボリファレンス信号（５５）及びサ−ボフィ−ルド
信号（５２）の周期はテ−プ再生スピ−ド（５４）に応
じて短くなり、メモリ書き込みフィ−ルドデ−タの周期
も同様に短くなる。この時、メモリ読み出しアドレス
（４９）と書き込みアドレス（４７）の位相関係は徐々
にずれて行き、同図中に９０で示したセグメント期間
（Ｆ１Ｓ２の読み出し期間）中にメモリ書き込みアドレ
ス（４７）が読み出しアドレス（４９）を追い越すた
め、両アドレスの一致する瞬間が生じる。書き込み読み
出し制御回路（３８）は、メモリ書き込みフィ−ルドデ
−タの先頭タイミングで９０で示したセグメント期間中
での両アドレスの一致を判定し、該セグメントを含むフ
ィ−ルドのデ−タのメモリ（３５、３６、３７）への書
き込み、即ち、同図中に９１で示すフィ−ルド期間のデ
−タの書き込みを禁止する。従って、書き込みフィ−ル
ドデ−タのうちＦ２Ｓ１、Ｆ２Ｓ２及びＦ２Ｓ３の期間
のデ−タはメモリ（３５、３６、３７）に書き込まれな
いため、メモリ読み出しフィ−ルドデ−タはフィ−ルド
２のデ−タが間引かれたものになる。

【００６４】一方、図６の（ｂ）は、リファレンスビデ
オ信号（５６）に対して、テ−プ再生スピ−ド（５４）
が遅い場合の動作を示す図である。

【００６５】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号（５６）及びリ
ファレンスセグメント信号（５３）に同期して常に一定
の周期で切り替わる。一方、サ−ボリファレンス信号
（５５）及びサ−ボフィ−ルド信号（５２）の周期は、
テ−プ再生スピ−ド（５４）に応じて長くなり、メモリ
書き込みフィ−ルドデ−タの周期も同様に長くなる。こ
の時、メモリ読み出しアドレス（４９）と書き込みアド
レス（４７）の位相関係は徐々にずれて行き、同図中に
９２で示したセグメント期間（Ｆ１Ｓ２の読み出し期
間）中にメモリ読み出しアドレス（４９）が書き込みア
ドレス（４７）を追い越すため、両アドレスの一致する
瞬間が生じる。書き込み読み出し制御回路（３８）は、
メモリ書き込みフィ−ルドデ−タの先頭タイミングで９
２で示したセグメント期間中での両アドレスの一致を判
定し、該セグメントを含むフィ−ルドのデ−タのセグメ
ントメモリ（３５、３６、３７）への書き込み、即ち、
同図中に９３で示すフィ−ルド期間のデ−タのメモリ
（３５、３６、３７）への書き込みを禁止する。従っ
て、書き込みフィ−ルドデ−タのうち、Ｆ２Ｓ１、Ｆ２
Ｓ２及びＦ２Ｓ３の期間のデ−タはメモリ（３５、３
６、３７）に書き込まれないため、メモリ読み出しフィ
−ルドデ−タは同図に示すようにフィ−ルド１のデ−タ
を繰返し読み出し、フィ−ルド挿入されたものとなる。

【００６６】上記のように、フィ−ルド間引きまたはフ
ィ−ルド挿入されたデ−タは、４フィ−ルド周期のカラ
−フレ−ムの連続性が保たれていないため、映像信号処
理回路（５１））により色信号の位相反転処理などを受
け、正しいカラ−フレ−ムのデ−タに変換される。

【００６７】以上述べたように、可変速再生などでリフ
ァレンスビデオ信号（５６）とテ−プ再生スピ−ド（５
４）が非同期の場合、メモリ書き込みアドレス（４７）
と読み出しアドレス（４９）が一致するか否かを事前に
判定し、両アドレスが一致すると判定した場合はメモリ
（３５、３６、３７）へのデ−タ書き込みを禁止するこ
とにより、メモリ読み出しフィ−ルドの間引き或いは挿
入を行いノイズの生じない再生画像を得ることが可能と
なる。

【００６８】なお、本実施例においては、メモリ書き込
みアドレス（４７）及び読み出しアドレス（４９）はと
もに、０から順次カウントアップし所定の値に達した後
に０に戻る構成であるとしたが、メモリ書き込みアドレ
ス（４７）及び読み出しアドレス（４９）がともに同様
の順序で変化する構成であれば、例えばカウントダウン
する構成となっている場合でも本実施例と同様の効果を
得ることができ、本発明の本質を損なうものではない。

【００６９】また、本実施例で述べたように、１フィ−
ルドのデ−タが複数のトラックに分割記録されている場
合、信号処理の点では書き込みフィ−ルドデ−タの各セ
グメントごとにメモリ書き込みアドレスと読み出しアド
レスの一致を判定し、メモリへのデ−タ書き込みを禁止
することが可能であるが、この様な処理とした場合、あ
るフィ−ルド中の１セグメントのみデ−タが書き込まれ
ず、前フィ−ルドのデ−タが残ることになる。このデ−
タを画面上に再生した場合、あるセグメントのみ１フィ
−ルド前の画像が再生されることになり、不自然な画像
となる。従って、本実施例で述べたように、メモリへの
デ−タ書き込みの禁止はメモリ書き込みデ−タのフィ−
ルド単位で行うのが望ましい。

【００７０】また、本実施例においては、１フィ−ルド
のデ−タが３セグメントに分割記録されている場合につ
いて述べたが、もちろん他の分割数の場合においても本
実施例の場合と同様の効果を得ることができ、本発明の
本質を損なうものではない。

【００７１】さらに、本発明をディジタルビデオ信号再
生装置に適用した場合、メモリ書き込みアドレスと読み
出しアドレスとが一致したデ−タのみメモリへの書き込
みを禁止する処理とすることが可能であるが、可変速再
生時などでリファレンスビデオ信号に対してテ−プ再生
スピ−ドが速い場合は、メモリ書き込みアドレスが読み
出しアドレスを追い越し、逆にリファレンスビデオ信号
に対してテ−プ再生スピ−ドが遅い場合は、メモリ読み
出しアドレスが書き込みアドレスを追い越す。

【００７２】この場合、両アドレスが一致したデ−タを
境に再生画像が１フィ−ルド前後するため、上記の場合
と同様に不自然な画像となる。従って、本実施例で述べ
たように、メモリへのデ−タ書き込みの禁止はメモリ書
き込みデ−タのフィ−ルド単位で行うのが再生画質上望
ましい。

【００７３】

【発明の効果】本発明によれば、可変速再生時などでリ
ファレンスビデオ信号とテ−プ再生スピ−ドとが非同期
の場合においても、メモリ書き込みフィ−ルドデ−タの
先頭タイミング毎にメモリ書き込みアドレスと読み出し
アドレスとの差を演算し、テ−プ再生スピ−ド情報と合
わせて、該フィ−ルド期間中に両アドレスが一致するか
否かを判定し、判定結果に応じてメモリへのデ−タ書き
込みを禁止することにより、１フィ−ルド分のメモリを
用いてノイズの生じない再生画像を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１における書き込み読み出し制御回路の構成
を示すブロック図である。

【図３】本実施例の動作の一例を示すタイミング図であ
る。

【図４】本発明の別の実施例の構成を示すブロック図で
ある。

【図５】図４における書き込み読み出し制御回路の構成
を示すブロック図である。

【図６】本実施例の動作の一例を示すタイミング図であ
る。

【符号の説明】

１…フィ−ルドメモリ、６，３８…書き込み読み出し制
御回路、７，４１…メモリ書き込みアドレス生成回路、
８，４２…メモリ読み出しアドレス生成回路、９，５１
…映像信号処理回路、２０，５８…Ｄ／Ａ変換器、３
５，３６，３７…セグメントメモリ、６３，８１…減算
回路、６５，８２…アドレス一致判定回路、６７，８６
…メモリライトイネ−ブルゲ−ト回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 恵造 横浜市戸塚区吉田町292番地株式会社 日立製作所 家電研究所内 (56)参考文献 特開 平２−261279（ＪＰ，Ａ) 特開 昭63−82070（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 5/91 - 5/956 H04N 5/907

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】磁気テ−プ（１、３１）上にディジタル記
   録されたビデオ信号を再生デ−タとして復調する復調回
   路（３、３３）と、該再生デ−タ中の符号誤りを訂正す
   る誤り訂正回路（４、３４）と、誤り訂正されたデ−タ
   を蓄積する少なくとも１フィ−ルド分の容量を持つフィ
   −ルドメモリ（５、３５、３６、３７）、及び誤り修正
   を行う映像信号処理回路（９、５１）とを有するディジ
   タルビデオ信号再生装置において、該磁気テープからの該 再生デ−タに従って該フィ−ルド
   メモリの書き込みアドレスを生成するメモリ書き込みア
   ドレス生成回路（７、４１）と、 リファレンスビデオ信号に同期して該フィ−ルドメモリ
   の読み出しアドレスを生成するメモリ読み出しアドレス
   生成回路（８、４２）と、該フィ−ルドメモリへの該誤り訂正されたデータの１フ
   ィ−ルド分の書き込みデ−タの先頭時点における書き込
   みアドレスと読み出しアドレスとの差及びテ−プ再生ス
   ピ−ドとから、該１フィ−ルド内において書き込みアド
   レスと読み出しアドレスとが一致するか否かを判定し、 一致すると判定した場合には、該１フィ−ルドのデ−タ
   のフィ−ルドメモリへの書き込みを禁止する 、書き込み
   読み出し制御回路（６、３８）と、 を備えたことを特徴とする、メモリ制御装置。
2. 【請求項２】該書き込み読み出し制御回路（６、３８）
   は、該 フィ−ルドメモリの書き込みアドレスと読み出しアド
   レスとの差を演算する減算回路（６３、８１）と、該 減算回路による演算結果及びテ−プ再生スピ−ドによ
   り、書き込みアドレスと読み出しアドレスとが一致する
   か否かを判定する、アドレス一致判定回路（６５、８
   ２）と、 該フィ−ルドメモリのライトイネ−ブル信号を生成する
   ライトイネ−ブル信号生成回路（６６、８３、８４、８
   ５）と、該 アドレス一致判定回路の判定結果に従いメモリライト
   イネ−ブル信号をゲ−トする、メモリライトイネ−ブル
   ゲ−ト回路（６７、８６）と、 を備えて成る、 請求項１に記載のメモリ制御装置。