JPH0549004A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH0549004A JPH0549004A JP3028253A JP2825391A JPH0549004A JP H0549004 A JPH0549004 A JP H0549004A JP 3028253 A JP3028253 A JP 3028253A JP 2825391 A JP2825391 A JP 2825391A JP H0549004 A JPH0549004 A JP H0549004A
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Abstract
(57)【要約】
【目的】本発明の目的は、ディジタルビデオ信号再生装
置の信号処理に関し、リファレンスビデオ信号とテ−プ
再生スピ−ドとが非同期の場合においても、1フィ−ル
ドのメモリによりノイズのない画像を得るのに好適なメ
モリ制御装置を提供することにある。 【構成】フィ−ルドメモリの書き込みアドレスと読み出
しアドレスとの差を所定のタイミングで演算し、テ−プ
再生スピ−ドと合わせて両アドレスが一致するか否かを
判定し、上記判定結果に応じてメモリへのデ−タ書き込
みを禁止する、書き込み読み出し制御回路を設けること
により、メモリ読み出し時にフィ−ルド間引きまたはフ
ィ−ルド挿入を行い、ノイズのない再生画像を得ること
ができる。
置の信号処理に関し、リファレンスビデオ信号とテ−プ
再生スピ−ドとが非同期の場合においても、1フィ−ル
ドのメモリによりノイズのない画像を得るのに好適なメ
モリ制御装置を提供することにある。 【構成】フィ−ルドメモリの書き込みアドレスと読み出
しアドレスとの差を所定のタイミングで演算し、テ−プ
再生スピ−ドと合わせて両アドレスが一致するか否かを
判定し、上記判定結果に応じてメモリへのデ−タ書き込
みを禁止する、書き込み読み出し制御回路を設けること
により、メモリ読み出し時にフィ−ルド間引きまたはフ
ィ−ルド挿入を行い、ノイズのない再生画像を得ること
ができる。
Description
【0001】
【産業上の利用分野】本発明は、可変速再生時などでリ
ファレンスビデオ信号とテ−プ上からの再生デ−タとが
同期関係にない場合のデ−タ処理に係り、1フィ−ルド
分の容量のメモリにより劣化のない再生画像を得るため
に好適なメモリ制御装置に関する。
ファレンスビデオ信号とテ−プ上からの再生デ−タとが
同期関係にない場合のデ−タ処理に係り、1フィ−ルド
分の容量のメモリにより劣化のない再生画像を得るため
に好適なメモリ制御装置に関する。
【0002】
【従来の技術】従来の可変速再生時の信号処理方式に関
しては、特開昭57−129595号公報に記載のよう
に、再生ヘッド位置可変手段を備え、可変速再生時には
テ−プ再生スピ−ドに応じて記録トラックの幅方向に再
生ヘッドを変位させ、記録トラックを繰り返し走査また
は飛び越し走査させることによりノイズのない画像を得
る方法が知られている。
しては、特開昭57−129595号公報に記載のよう
に、再生ヘッド位置可変手段を備え、可変速再生時には
テ−プ再生スピ−ドに応じて記録トラックの幅方向に再
生ヘッドを変位させ、記録トラックを繰り返し走査また
は飛び越し走査させることによりノイズのない画像を得
る方法が知られている。
【0003】
【発明が解決しようとする課題】上記従来技術では、可
変速再生時においてもヘッド回転速度は常にリファレン
スビデオ信号と所定の位相差を持って同期している。例
えば、通常再生スピ−ドの前後数%〜20%程度の範囲
でテ−プ再生スピ−ドを変化させた場合も、ヘッド回転
速度は常に一定の値を保ち、トラッキングの限界を超え
た時点で記録トラックの繰り返し走査または飛び越し走
査が生じる。この場合、音声信号がビデオ信号と別の、
例えばリニアトラックに記録されているならば特に問題
は生じないが、ビデオ信号と同一のトラック上に記録さ
れている場合は、トラックの繰り返し走査または飛び越
し走査を行う度に、音声信号に不連続点が生じ再生音に
ノイズが発生する。
変速再生時においてもヘッド回転速度は常にリファレン
スビデオ信号と所定の位相差を持って同期している。例
えば、通常再生スピ−ドの前後数%〜20%程度の範囲
でテ−プ再生スピ−ドを変化させた場合も、ヘッド回転
速度は常に一定の値を保ち、トラッキングの限界を超え
た時点で記録トラックの繰り返し走査または飛び越し走
査が生じる。この場合、音声信号がビデオ信号と別の、
例えばリニアトラックに記録されているならば特に問題
は生じないが、ビデオ信号と同一のトラック上に記録さ
れている場合は、トラックの繰り返し走査または飛び越
し走査を行う度に、音声信号に不連続点が生じ再生音に
ノイズが発生する。
【0004】上記の音声信号のノイズ発生に対応するた
めには、テ−プ再生スピ−ドに応じてヘッド回転数を変
化させ、常にトラッキングが行われるようにすることで
ノイズのない音声信号を再生することが可能となる。一
方、この時のビデオ信号処理についてみると、リファレ
ンスビデオ信号とテ−プ上からの再生信号の位相関係が
徐々にずれて行くため、ノイズのない再生画像を得るた
めには少なくとも2フィ−ルド分以上の容量を持つメモ
リを用いなければならず、回路規模が増大してしまう。
めには、テ−プ再生スピ−ドに応じてヘッド回転数を変
化させ、常にトラッキングが行われるようにすることで
ノイズのない音声信号を再生することが可能となる。一
方、この時のビデオ信号処理についてみると、リファレ
ンスビデオ信号とテ−プ上からの再生信号の位相関係が
徐々にずれて行くため、ノイズのない再生画像を得るた
めには少なくとも2フィ−ルド分以上の容量を持つメモ
リを用いなければならず、回路規模が増大してしまう。
【0005】本発明の目的は、上記のような場合でも回
路規模を増大することなく、1フィ−ルド分の容量のメ
モリによりノイズのない再生画像を得るのに好適な、メ
モリ制御装置を提供することにある。
路規模を増大することなく、1フィ−ルド分の容量のメ
モリによりノイズのない再生画像を得るのに好適な、メ
モリ制御装置を提供することにある。
【0006】
【課題を解決するための手段】リファレンスビデオ信号
と同期関係のないテ−プ上からの再生デ−タを、1フィ
−ルド分の容量をもつメモリを介して再生する場合の信
号処理において、書き込みデ−タのフィ−ルド先頭時点
における、メモリの書き込みアドレスと読み出しアドレ
スとの差を演算し、上記演算結果とテ−プ再生スピ−ド
情報とから、該フィ−ルド期間中にメモリの読み出しア
ドレスと書き込みアドレスとが一致するか否かを判定
し、両者が一致すると判定した場合には、該フィ−ルド
のデ−タのメモリへの書き込みを禁止する構成とするこ
とにより、上記目的は達成される。
と同期関係のないテ−プ上からの再生デ−タを、1フィ
−ルド分の容量をもつメモリを介して再生する場合の信
号処理において、書き込みデ−タのフィ−ルド先頭時点
における、メモリの書き込みアドレスと読み出しアドレ
スとの差を演算し、上記演算結果とテ−プ再生スピ−ド
情報とから、該フィ−ルド期間中にメモリの読み出しア
ドレスと書き込みアドレスとが一致するか否かを判定
し、両者が一致すると判定した場合には、該フィ−ルド
のデ−タのメモリへの書き込みを禁止する構成とするこ
とにより、上記目的は達成される。
【0007】
【作用】磁気テ−プ上にディジタル記録されたビデオ信
号を再生するディジタルビデオ信号再生装置において、
1フィ−ルド分の容量のメモリにより信号処理を行う場
合、テ−プ再生スピ−ドがリファレンスビデオ信号と同
期関係にない場合には、リファレンスビデオ信号と常に
同期しているメモリの読み出しアドレスに対して、再生
デ−タを基に生成されるメモリの書き込みアドレスは、
テ−プの走行に従い徐々にずれて行き、あるフィ−ルド
の読み出し期間中にメモリの読み出しアドレスと書き込
みアドレスとが一致する。
号を再生するディジタルビデオ信号再生装置において、
1フィ−ルド分の容量のメモリにより信号処理を行う場
合、テ−プ再生スピ−ドがリファレンスビデオ信号と同
期関係にない場合には、リファレンスビデオ信号と常に
同期しているメモリの読み出しアドレスに対して、再生
デ−タを基に生成されるメモリの書き込みアドレスは、
テ−プの走行に従い徐々にずれて行き、あるフィ−ルド
の読み出し期間中にメモリの読み出しアドレスと書き込
みアドレスとが一致する。
【0008】メモリの読み出しアドレスと書き込みアド
レスとが一致した場合、メモリへのデ−タの書き込み及
び読み出しが正しく行われず、該アドレスに対応するデ
−タはノイズとして画面上に現れ、画質劣化を引き起こ
す。例えば、リファレンスビデオ信号に対してテ−プ再
生スピ−ドが速い場合は、ある読み出しフィ−ルド期間
中にメモリ書き込みアドレスが読み出しアドレスを追い
越すため、両アドレスの一致する瞬間が生じる。また、
逆に、リファレンスビデオ信号に対してテ−プ再生スピ
−ドが遅い場合は、ある読み出しフィ−ルド期間中にメ
モリ読み出しアドレスが書き込みアドレスを追い越すた
め、やはり両アドレスの一致する瞬間が生じる。
レスとが一致した場合、メモリへのデ−タの書き込み及
び読み出しが正しく行われず、該アドレスに対応するデ
−タはノイズとして画面上に現れ、画質劣化を引き起こ
す。例えば、リファレンスビデオ信号に対してテ−プ再
生スピ−ドが速い場合は、ある読み出しフィ−ルド期間
中にメモリ書き込みアドレスが読み出しアドレスを追い
越すため、両アドレスの一致する瞬間が生じる。また、
逆に、リファレンスビデオ信号に対してテ−プ再生スピ
−ドが遅い場合は、ある読み出しフィ−ルド期間中にメ
モリ読み出しアドレスが書き込みアドレスを追い越すた
め、やはり両アドレスの一致する瞬間が生じる。
【0009】ここで、メモリ書き込みデ−タの各フィ−
ルドの先頭時点毎に、メモリ書き込みアドレスと読み出
しアドレスとの差を演算し、テ−プ再生スピ−ド情報と
合わせて、該書き込みフィ−ルド期間中にメモリ書き込
みアドレスと読み出しアドレスとが一致するか否かを判
定する。該書き込みフィ−ルド期間中にメモリ書き込み
アドレスと読み出しアドレスとが一致すると判定された
場合、該フィ−ルドのデ−タのメモリへの書き込みを禁
止することにより、上記の画質劣化を防止することがで
きる。
ルドの先頭時点毎に、メモリ書き込みアドレスと読み出
しアドレスとの差を演算し、テ−プ再生スピ−ド情報と
合わせて、該書き込みフィ−ルド期間中にメモリ書き込
みアドレスと読み出しアドレスとが一致するか否かを判
定する。該書き込みフィ−ルド期間中にメモリ書き込み
アドレスと読み出しアドレスとが一致すると判定された
場合、該フィ−ルドのデ−タのメモリへの書き込みを禁
止することにより、上記の画質劣化を防止することがで
きる。
【0010】
【実施例】以下、本発明を、磁気テ−プ上にディジタル
記録されたビデオ信号を再生する、ディジタルビデオ信
号再生装置に適用した場合の一実施例について、図1、
図2及び図3により説明する。なお、本実施例において
は、1フィ−ルドのデ−タは、磁気テ−プ上の1本のト
ラックに記録されているものとする。
記録されたビデオ信号を再生する、ディジタルビデオ信
号再生装置に適用した場合の一実施例について、図1、
図2及び図3により説明する。なお、本実施例において
は、1フィ−ルドのデ−タは、磁気テ−プ上の1本のト
ラックに記録されているものとする。
【0011】図1は、本実施例の構成を示す図である。
【0012】図1において、1は磁気テ−プ、2は再生
ヘッド、3は復調回路、4は誤り訂正回路、5は1フィ
−ルド分の容量をもつメモリ、6は書き込み読み出し制
御回路、7はメモリ書き込みアドレス生成回路、8はメ
モリ読み出しアドレス生成回路、9は映像信号処理回
路、10はビデオ信号出力端子、11はテ−プ再生スピ
−ド情報入力端子、12はテ−プ再生スピ−ド情報、1
3はサ−ボリファレンス信号入力端子、14はサ−ボリ
ファレンス信号、15はリファレンスビデオ信号入力端
子、16はリファレンスビデオ信号、17はメモリライ
トイネ−ブル信号、18はメモリ書き込みアドレス、1
9はメモリ読み出しアドレス、20はD/A変換器であ
る。
ヘッド、3は復調回路、4は誤り訂正回路、5は1フィ
−ルド分の容量をもつメモリ、6は書き込み読み出し制
御回路、7はメモリ書き込みアドレス生成回路、8はメ
モリ読み出しアドレス生成回路、9は映像信号処理回
路、10はビデオ信号出力端子、11はテ−プ再生スピ
−ド情報入力端子、12はテ−プ再生スピ−ド情報、1
3はサ−ボリファレンス信号入力端子、14はサ−ボリ
ファレンス信号、15はリファレンスビデオ信号入力端
子、16はリファレンスビデオ信号、17はメモリライ
トイネ−ブル信号、18はメモリ書き込みアドレス、1
9はメモリ読み出しアドレス、20はD/A変換器であ
る。
【0013】図2は、図1における書き込み読み出し制
御回路(6)の構成を示す図である。
御回路(6)の構成を示す図である。
【0014】図2において、63は減算回路、65はア
ドレス一致判定回路、66はメモリライトイネ−ブル生
成回路、67はメモリライトイネ−ブルゲ−ト回路であ
る。
ドレス一致判定回路、66はメモリライトイネ−ブル生
成回路、67はメモリライトイネ−ブルゲ−ト回路であ
る。
【0015】図3は、フィ−ルドメモリ(5)の読み出
しと書き込みとのタイミング関係を示す図である。
しと書き込みとのタイミング関係を示す図である。
【0016】図3の(a)はリファレンスビデオ信号
(16)に対してテ−プ再生スピ−ド(12)が速い場
合、また、図3の(b)はリファレンスビデオ信号(1
6)に対してテ−プ再生スピ−ド(12)が遅い場合を
示す。
(16)に対してテ−プ再生スピ−ド(12)が速い場
合、また、図3の(b)はリファレンスビデオ信号(1
6)に対してテ−プ再生スピ−ド(12)が遅い場合を
示す。
【0017】磁気テ−プ(1)上から再生ヘッド(2)
により再生されたディジタルデ−タは、復調回路(3)
により復調される。誤り訂正回路(4)は、磁気テ−プ
上への記録再生の過程で発生した符号誤りの訂正を行
う。誤り訂正回路(4)により誤り訂正されたディジタ
ルデ−タは、フィ−ルドメモリ(5)及びメモリ書き込
みアドレス生成回路(7)へ入力される。メモリ書き込
みアドレス生成回路(7)は、例えばカウンタとROMで
構成され、再生デ−タのフィ−ルドの先頭を示すサ−ボ
リファレンス信号(14)により所定の値にセットさ
れ、その後、再生デ−タに従い所定の順序でフィ−ルド
メモリの書き込みアドレス(18)を生成する。メモリ
読み出しアドレス生成回路(8)は、メモリ書き込みア
ドレス生成回路(7)と同様にカウンタとROMで構成
され、リファレンスビデオ信号により所定の値にセット
され、以後書き込みアドレスと同様の順序でメモリ読み
出しアドレス(19)を生成する。映像信号処理回路
(9)は、フィ−ルドメモリから読み出されたデ−タに
対し、誤り修正、同期信号の付加及びカラ−フレ−ムの
連続性を保つための色位相の反転処理などを行う。さら
に、上記の各処理を施されたデ−タはD/A変換器(2
0)によりアナログビデオ信号に変換され、ビデオ信号
出力端子(10)より出力される。
により再生されたディジタルデ−タは、復調回路(3)
により復調される。誤り訂正回路(4)は、磁気テ−プ
上への記録再生の過程で発生した符号誤りの訂正を行
う。誤り訂正回路(4)により誤り訂正されたディジタ
ルデ−タは、フィ−ルドメモリ(5)及びメモリ書き込
みアドレス生成回路(7)へ入力される。メモリ書き込
みアドレス生成回路(7)は、例えばカウンタとROMで
構成され、再生デ−タのフィ−ルドの先頭を示すサ−ボ
リファレンス信号(14)により所定の値にセットさ
れ、その後、再生デ−タに従い所定の順序でフィ−ルド
メモリの書き込みアドレス(18)を生成する。メモリ
読み出しアドレス生成回路(8)は、メモリ書き込みア
ドレス生成回路(7)と同様にカウンタとROMで構成
され、リファレンスビデオ信号により所定の値にセット
され、以後書き込みアドレスと同様の順序でメモリ読み
出しアドレス(19)を生成する。映像信号処理回路
(9)は、フィ−ルドメモリから読み出されたデ−タに
対し、誤り修正、同期信号の付加及びカラ−フレ−ムの
連続性を保つための色位相の反転処理などを行う。さら
に、上記の各処理を施されたデ−タはD/A変換器(2
0)によりアナログビデオ信号に変換され、ビデオ信号
出力端子(10)より出力される。
【0018】ここで、テ−プ再生スピ−ド(12)がリ
ファレンスビデオ信号(16)と同期している場合(即
ち、通常再生時)は、メモリ書き込みアドレス(18)
と読み出しアドレス(19)は、常に一定の位相関係を
保って変化して行くため、両者が一致することはない。
ファレンスビデオ信号(16)と同期している場合(即
ち、通常再生時)は、メモリ書き込みアドレス(18)
と読み出しアドレス(19)は、常に一定の位相関係を
保って変化して行くため、両者が一致することはない。
【0019】しかし、可変速再生などでテ−プ再生スピ
−ド(12)がリファレンスビデオ信号(16)と同期
していない場合(但し、ヘッド回転数はテ−プ再生スピ
−ド(12)に応じて変化し、トラッキングは常に行わ
れているとする。)を考えると、まず、図3の(a)に
示すように、テ−プ再生スピ−ド(12)がリファレン
スビデオ信号(16)に対して速い場合は、メモリ書き
込みアドレス(18)と読み出しアドレス(19)との
位相関係が徐々にずれて行き、同図中に70で示す期間
中で書き込みアドレス(18)が読み出しアドレス(1
9)を追い越すため、両者の一致する瞬間が生じる。一
方、図3の(b)に示すように、テ−プ再生スピ−ド
(12)がリファレンスビデオ信号(16)に対して遅
い場合も、メモリ書き込みアドレス(18)と読み出し
アドレス(19)との位相関係が徐々にずれて行き、同
図中に71で示す期間中で読み出しアドレス(19)が
書き込みアドレス(18)を追い越すため、同様に両者
の一致する瞬間が生じる。
−ド(12)がリファレンスビデオ信号(16)と同期
していない場合(但し、ヘッド回転数はテ−プ再生スピ
−ド(12)に応じて変化し、トラッキングは常に行わ
れているとする。)を考えると、まず、図3の(a)に
示すように、テ−プ再生スピ−ド(12)がリファレン
スビデオ信号(16)に対して速い場合は、メモリ書き
込みアドレス(18)と読み出しアドレス(19)との
位相関係が徐々にずれて行き、同図中に70で示す期間
中で書き込みアドレス(18)が読み出しアドレス(1
9)を追い越すため、両者の一致する瞬間が生じる。一
方、図3の(b)に示すように、テ−プ再生スピ−ド
(12)がリファレンスビデオ信号(16)に対して遅
い場合も、メモリ書き込みアドレス(18)と読み出し
アドレス(19)との位相関係が徐々にずれて行き、同
図中に71で示す期間中で読み出しアドレス(19)が
書き込みアドレス(18)を追い越すため、同様に両者
の一致する瞬間が生じる。
【0020】この様にリファレンスビデオ信号とテ−プ
再生スピ−ドとが非同期の関係にある場合、書き込み読
み出し制御回路(6)により、メモリ書き込みアドレス
(18)と読み出しアドレス(19)とが一致するか否
かを判定し、一致すると判定した場合はメモリ(5)へ
のデ−タ書き込みを禁止することにより、両アドレスの
一致による画面上のノイズ発生を防止することができ
る。
再生スピ−ドとが非同期の関係にある場合、書き込み読
み出し制御回路(6)により、メモリ書き込みアドレス
(18)と読み出しアドレス(19)とが一致するか否
かを判定し、一致すると判定した場合はメモリ(5)へ
のデ−タ書き込みを禁止することにより、両アドレスの
一致による画面上のノイズ発生を防止することができ
る。
【0021】以下、書き込み読み出し制御回路(6)の
動作について詳しく説明する。
動作について詳しく説明する。
【0022】なお、ここで、メモリ書き込みアドレス
(18)及び読み出しアドレス(19)は、共に0から順
次増加し、所定のアドレスまでカウントアップした後に
0に戻る構成となっているものとする。
(18)及び読み出しアドレス(19)は、共に0から順
次増加し、所定のアドレスまでカウントアップした後に
0に戻る構成となっているものとする。
【0023】減算回路(63)は、メモリ書き込みアド
レス(18)と読み出しアドレス(19)との差を演算
することにより、フィ−ルドメモリ(5)のアドレスマ
ップ上でどの程度の距離があるかを認識する。
レス(18)と読み出しアドレス(19)との差を演算
することにより、フィ−ルドメモリ(5)のアドレスマ
ップ上でどの程度の距離があるかを認識する。
【0024】アドレス一致判定回路(65)は、例えば
ROMを用いたデ−タ・テ−ブルを設けることにより構
成することができ、減算回路(63)による演算結果及
び、テ−プ再生スピ−ド情報(12)をもとに、メモリ
書き込みアドレス(18)と読み出しアドレス(19)
が一致するか否かを、書き込みデ−タの各フィ−ルドご
との先頭タイミングで判定する。もし、該フィ−ルド期
間中にメモリ書き込みアドレス(18)と読み出しアド
レス(19)とが一致すると判定した場合には、該フィ
−ルドのデ−タのメモリ(5)への書き込みを禁止する
ゲ−ト信号(例えば、Hで書き込み禁止)を出力する。
ROMを用いたデ−タ・テ−ブルを設けることにより構
成することができ、減算回路(63)による演算結果及
び、テ−プ再生スピ−ド情報(12)をもとに、メモリ
書き込みアドレス(18)と読み出しアドレス(19)
が一致するか否かを、書き込みデ−タの各フィ−ルドご
との先頭タイミングで判定する。もし、該フィ−ルド期
間中にメモリ書き込みアドレス(18)と読み出しアド
レス(19)とが一致すると判定した場合には、該フィ
−ルドのデ−タのメモリ(5)への書き込みを禁止する
ゲ−ト信号(例えば、Hで書き込み禁止)を出力する。
【0025】即ち、リファレンスビデオ信号(16)に
対してテ−プ再生スピ−ド(12)が速い場合は、該フ
ィ−ルド期間中にメモリ書き込みアドレス(18)が読
み出しアドレス(19)に追いつくか否か、また、リフ
ァレンスビデオ信号(16)に対してテ−プ再生スピ−
ド(12)が遅い場合は、該フィ−ルド期間中にメモリ
読み出しアドレス(19)が書き込みアドレス(18)
に追いつくか否かを判定し、該フィ−ルド期間中に両ア
ドレスが一致すると判定した場合、該フィ−ルドデ−タ
のメモリ(5)への書き込みを禁止するためのゲ−ト信
号を出力する。
対してテ−プ再生スピ−ド(12)が速い場合は、該フ
ィ−ルド期間中にメモリ書き込みアドレス(18)が読
み出しアドレス(19)に追いつくか否か、また、リフ
ァレンスビデオ信号(16)に対してテ−プ再生スピ−
ド(12)が遅い場合は、該フィ−ルド期間中にメモリ
読み出しアドレス(19)が書き込みアドレス(18)
に追いつくか否かを判定し、該フィ−ルド期間中に両ア
ドレスが一致すると判定した場合、該フィ−ルドデ−タ
のメモリ(5)への書き込みを禁止するためのゲ−ト信
号を出力する。
【0026】メモリライトイネ−ブル生成回路(66)
は、サ−ボリファレンス信号(14)をタイミングの基準
とし、メモリ書き込みデ−タに同期したメモリライトイ
ネ−ブル信号(例えば、Lでライトイネ−ブル)を発生
する。
は、サ−ボリファレンス信号(14)をタイミングの基準
とし、メモリ書き込みデ−タに同期したメモリライトイ
ネ−ブル信号(例えば、Lでライトイネ−ブル)を発生
する。
【0027】メモリライトイネ−ブルゲ−ト回路(6
7)は、例えばORゲ−トにより構成することができ、
あるフィ−ルド期間中にメモリ書き込みアドレス(1
8)と読み出しアドレス(19)が一致すると判定され
た場合、メモリライトイネ−ブル生成回路(66)によ
り生成されたメモリライトイネ−ブル信号に、アドレス
一致判定回路(65)により生成された書き込み禁止ゲ
−ト信号でゲ−トをかけ、該フィ−ルドのデ−タのメモ
リ(5)への書き込みを禁止する。
7)は、例えばORゲ−トにより構成することができ、
あるフィ−ルド期間中にメモリ書き込みアドレス(1
8)と読み出しアドレス(19)が一致すると判定され
た場合、メモリライトイネ−ブル生成回路(66)によ
り生成されたメモリライトイネ−ブル信号に、アドレス
一致判定回路(65)により生成された書き込み禁止ゲ
−ト信号でゲ−トをかけ、該フィ−ルドのデ−タのメモ
リ(5)への書き込みを禁止する。
【0028】以上、説明した動作をタイミング図に示し
たものが、図3の(a)及び図3の(b)である。 ま
ず、図3の(a)は、リファレンスビデオ信号(16)
に対してテ−プ再生スピ−ド(12)が速い場合の動作
を示す図である。
たものが、図3の(a)及び図3の(b)である。 ま
ず、図3の(a)は、リファレンスビデオ信号(16)
に対してテ−プ再生スピ−ド(12)が速い場合の動作
を示す図である。
【0029】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号(16)に同期
して常に一定の周期で切り替わる。一方、サ−ボリファ
レンス信号(14)は、テ−プ再生スピ−ド(12)に
応じて周期が短くなり、メモリの書き込みフィ−ルドデ
−タの周期もサ−ボリファレンス信号(14)の周期と
同様に短くなる。この時、メモリ読み出しデ−タと書き
込みデ−タとの位相関係は、徐々にずれて行き、同図中
に70で示したフィ−ルド期間中で、メモリ書き込みア
ドレス(18)が読み出しアドレス(19)を追い越す
ため、両アドレスの一致する瞬間が生じる。書き込み読
み出し制御回路(6)は、書き込みフィ−ルドデ−タの
先頭タイミングでアドレスの一致を判定し、70で示し
たフィ−ルド期間における書き込みフィ−ルドデ−タの
メモリ(5)への書き込みを禁止する。即ち、同図中に
F4で示した書き込みフィ−ルドデ−タはメモリ(5)
に書き込まれなくなるため、読み出しフィ−ルドデ−タ
の順序はF4のデ−タが間引かれたものになる。
ルドデ−タは、リファレンスビデオ信号(16)に同期
して常に一定の周期で切り替わる。一方、サ−ボリファ
レンス信号(14)は、テ−プ再生スピ−ド(12)に
応じて周期が短くなり、メモリの書き込みフィ−ルドデ
−タの周期もサ−ボリファレンス信号(14)の周期と
同様に短くなる。この時、メモリ読み出しデ−タと書き
込みデ−タとの位相関係は、徐々にずれて行き、同図中
に70で示したフィ−ルド期間中で、メモリ書き込みア
ドレス(18)が読み出しアドレス(19)を追い越す
ため、両アドレスの一致する瞬間が生じる。書き込み読
み出し制御回路(6)は、書き込みフィ−ルドデ−タの
先頭タイミングでアドレスの一致を判定し、70で示し
たフィ−ルド期間における書き込みフィ−ルドデ−タの
メモリ(5)への書き込みを禁止する。即ち、同図中に
F4で示した書き込みフィ−ルドデ−タはメモリ(5)
に書き込まれなくなるため、読み出しフィ−ルドデ−タ
の順序はF4のデ−タが間引かれたものになる。
【0030】一方、図3の(b)は、リファレンスビデ
オ信号(16)に対してテ−プ再生スピ−ド(12)が
遅い場合の動作を示す図である。
オ信号(16)に対してテ−プ再生スピ−ド(12)が
遅い場合の動作を示す図である。
【0031】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号(16)に同期
して常に一定の周期で切り替わる。一方、サ−ボリファ
レンス信号(14)は、テ−プ再生スピ−ド(12)に
応じて周期が長くなり、メモリの書き込みフィ−ルドデ
−タの周期もサ−ボリファレンス信号(14)の周期と
同様に長くなる。この時、メモリ読み出しデ−タと書き
込みデ−タとの位相関係は、徐々にずれて行き、同図中
に71で示したフィ−ルド期間中で、メモリ読み出しア
ドレス(19)が書き込みアドレス(18)を追い越す
ため、両アドレスの一致する瞬間が生じる。書き込み読
み出し制御回路(6)は、書き込みフィ−ルドデ−タの
先頭タイミングでアドレスの一致を判定し、71で示し
たフィ−ルド期間における書き込みフィ−ルドデ−タの
メモリ(5)への書き込みを禁止する。即ち、同図中に
F3で示した書き込みフィ−ルドデ−タはメモリ(5)
に書き込まれなくなるため、読み出しフィ−ルドデ−タ
の順序はF2のデ−タを繰返し読み出してフィ−ルド挿
入されたものとなる。
ルドデ−タは、リファレンスビデオ信号(16)に同期
して常に一定の周期で切り替わる。一方、サ−ボリファ
レンス信号(14)は、テ−プ再生スピ−ド(12)に
応じて周期が長くなり、メモリの書き込みフィ−ルドデ
−タの周期もサ−ボリファレンス信号(14)の周期と
同様に長くなる。この時、メモリ読み出しデ−タと書き
込みデ−タとの位相関係は、徐々にずれて行き、同図中
に71で示したフィ−ルド期間中で、メモリ読み出しア
ドレス(19)が書き込みアドレス(18)を追い越す
ため、両アドレスの一致する瞬間が生じる。書き込み読
み出し制御回路(6)は、書き込みフィ−ルドデ−タの
先頭タイミングでアドレスの一致を判定し、71で示し
たフィ−ルド期間における書き込みフィ−ルドデ−タの
メモリ(5)への書き込みを禁止する。即ち、同図中に
F3で示した書き込みフィ−ルドデ−タはメモリ(5)
に書き込まれなくなるため、読み出しフィ−ルドデ−タ
の順序はF2のデ−タを繰返し読み出してフィ−ルド挿
入されたものとなる。
【0032】上記のように、フィ−ルド間引きまたはフ
ィ−ルド挿入されたデ−タは4フィ−ルド周期のカラ−
フレ−ムの連続性が保たれていないため、映像信号処理
回路(9)により色信号の位相反転処理などを受け、正
しいカラ−フレ−ムの信号に変換される。
ィ−ルド挿入されたデ−タは4フィ−ルド周期のカラ−
フレ−ムの連続性が保たれていないため、映像信号処理
回路(9)により色信号の位相反転処理などを受け、正
しいカラ−フレ−ムの信号に変換される。
【0033】以上述べた様に、可変速再生などでリファ
レンスビデオ信号(16)とテ−プ再生スピ−ド(1
2)とが非同期の関係にある場合、メモリ書き込みアド
レス(18)と読み出しアドレス(19)の一致を事前
に検出し、メモリ(5)へのデ−タ書き込みを禁止する
ことにより、読み出しフィ−ルドのフィ−ルド間引き或
いはフィ−ルド挿入を行い、画面上のノイズ発生を防止
することができる。
レンスビデオ信号(16)とテ−プ再生スピ−ド(1
2)とが非同期の関係にある場合、メモリ書き込みアド
レス(18)と読み出しアドレス(19)の一致を事前
に検出し、メモリ(5)へのデ−タ書き込みを禁止する
ことにより、読み出しフィ−ルドのフィ−ルド間引き或
いはフィ−ルド挿入を行い、画面上のノイズ発生を防止
することができる。
【0034】なお、本実施例において、メモリ書き込み
アドレス(18)及び読み出しアドレス(19)は、共
に0から順次増加し所定の値までカウントアップした後
に0に戻る構成としたが、書き込みアドレス(18)と
読み出しアドレス(19)とが同様の順序で変化する構
成となっていれば、例えばカウントダウンする構成とな
っている様な場合においても、本実施例と同様の効果を
得ることができ、本発明の本質を損なうものではない。
アドレス(18)及び読み出しアドレス(19)は、共
に0から順次増加し所定の値までカウントアップした後
に0に戻る構成としたが、書き込みアドレス(18)と
読み出しアドレス(19)とが同様の順序で変化する構
成となっていれば、例えばカウントダウンする構成とな
っている様な場合においても、本実施例と同様の効果を
得ることができ、本発明の本質を損なうものではない。
【0035】次に、本発明を、磁気テ−プ上にディジタ
ル記録されたビデオ信号を再生するディジタルビデオ信
号再生装置に適用した場合の他の実施例について、図
4、図5及び図6により説明する。
ル記録されたビデオ信号を再生するディジタルビデオ信
号再生装置に適用した場合の他の実施例について、図
4、図5及び図6により説明する。
【0036】なお、本実施例においては、1フィ−ルド
のデ−タは3セグメントに分割され、磁気テ−プ上の3
本のトラックに分割記録されているものとする。
のデ−タは3セグメントに分割され、磁気テ−プ上の3
本のトラックに分割記録されているものとする。
【0037】図4は、本実施例の構成を示す図である。
【0038】図4において、31は磁気テ−プ、32は
再生ヘッド、33は復調回路、34は誤り訂正回路、3
5はセグメントメモリ1、36はセグメントメモリ2、
37はセグメントメモリ3、38は書き込み読み出し制
御回路、39は書き込みタイミング信号生成回路、40
は読み出しタイミング信号生成回路、41はメモリ書き
込みアドレス生成回路、42はメモリ読み出しアドレス
生成回路、43はメモリライトイネ−ブル1、44はメ
モリライトイネ−ブル2、45はメモリライトイネ−ブ
ル3、46はメモリ書き込みセグメントナンバ、47は
メモリ書き込みアドレス、48はメモリ読み出しセグメ
ントナンバ、49はメモリ読み出しアドレス、50は切
り替え回路、51は映像信号処理回路、52はサ−ボフ
ィ−ルド信号、53はリファレンスセグメント信号、5
4はテ−プ再生スピ−ド情報、55はサ−ボリファレン
ス信号、56はリファレンスビデオ信号、57はビデオ
信号出力端子、58はD/A変換器である。
再生ヘッド、33は復調回路、34は誤り訂正回路、3
5はセグメントメモリ1、36はセグメントメモリ2、
37はセグメントメモリ3、38は書き込み読み出し制
御回路、39は書き込みタイミング信号生成回路、40
は読み出しタイミング信号生成回路、41はメモリ書き
込みアドレス生成回路、42はメモリ読み出しアドレス
生成回路、43はメモリライトイネ−ブル1、44はメ
モリライトイネ−ブル2、45はメモリライトイネ−ブ
ル3、46はメモリ書き込みセグメントナンバ、47は
メモリ書き込みアドレス、48はメモリ読み出しセグメ
ントナンバ、49はメモリ読み出しアドレス、50は切
り替え回路、51は映像信号処理回路、52はサ−ボフ
ィ−ルド信号、53はリファレンスセグメント信号、5
4はテ−プ再生スピ−ド情報、55はサ−ボリファレン
ス信号、56はリファレンスビデオ信号、57はビデオ
信号出力端子、58はD/A変換器である。
【0039】図5は、図4における書き込み読み出し制
御回路(38)の構成を示す図である。
御回路(38)の構成を示す図である。
【0040】図5において、81は減算回路、82はア
ドレス一致判定回路、83はメモリライトイネ−ブル1
生成回路、84はメモリライトイネ−ブル2生成回路、
85はメモリライトイネ−ブル3生成回路、86はメモ
リライトイネ−ブルゲ−ト回路である。
ドレス一致判定回路、83はメモリライトイネ−ブル1
生成回路、84はメモリライトイネ−ブル2生成回路、
85はメモリライトイネ−ブル3生成回路、86はメモ
リライトイネ−ブルゲ−ト回路である。
【0041】図6は、セグメントメモリ(35、36、
37)の読み出しと書き込みとのタイミング関係を示す
図である。
37)の読み出しと書き込みとのタイミング関係を示す
図である。
【0042】図6の(a)は、リファレンスビデオ信号
(56)に対してテ−プ再生スピ−ド(54)が速い場
合を示し、一方、図6の(b)はリファレンスビデオ信
号(56)に対してテ−プ再生スピ−ド(54)が遅い
場合を示すものである。
(56)に対してテ−プ再生スピ−ド(54)が速い場
合を示し、一方、図6の(b)はリファレンスビデオ信
号(56)に対してテ−プ再生スピ−ド(54)が遅い
場合を示すものである。
【0043】磁気テ−プ(31)上から再生ヘッド(3
2)により再生されたディジタルデ−タは、復調回路
(33)により復調される。誤り訂正回路(34)は、
磁気テ−プ(31)上への記録再生の過程で発生した符
号誤りの訂正を行う。誤り訂正回路(34)により符号
誤りが訂正されたディジタルデ−タは、セグメントメモ
リ1(35)、セグメントメモリ2(36)、セグメン
トメモリ3(37)及びメモリ書き込みアドレス生成回
路(41)に入力される。
2)により再生されたディジタルデ−タは、復調回路
(33)により復調される。誤り訂正回路(34)は、
磁気テ−プ(31)上への記録再生の過程で発生した符
号誤りの訂正を行う。誤り訂正回路(34)により符号
誤りが訂正されたディジタルデ−タは、セグメントメモ
リ1(35)、セグメントメモリ2(36)、セグメン
トメモリ3(37)及びメモリ書き込みアドレス生成回
路(41)に入力される。
【0044】一方、書き込みタイミング信号生成回路
(39)は、再生ヘッド(32)の回転に同期したサ−
ボリファレンス信号(55)とテ−プ再生スピ−ド情報
(54)とから、再生デ−タのフィ−ルドの先頭タイミン
グに同期したサ−ボフィ−ルド信号(52)を生成す
る。また、読み出しタイミング信号生成回路(40)
は、リファレンスビデオ信号(56)をもとに、メモリ
読み出しデ−タのセグメントの先頭タイミングに同期し
たリファレンスセグメント信号(53)を生成する。
(39)は、再生ヘッド(32)の回転に同期したサ−
ボリファレンス信号(55)とテ−プ再生スピ−ド情報
(54)とから、再生デ−タのフィ−ルドの先頭タイミン
グに同期したサ−ボフィ−ルド信号(52)を生成す
る。また、読み出しタイミング信号生成回路(40)
は、リファレンスビデオ信号(56)をもとに、メモリ
読み出しデ−タのセグメントの先頭タイミングに同期し
たリファレンスセグメント信号(53)を生成する。
【0045】メモリ書き込みアドレス生成回路(41)
は、サ−ボフィ−ルド信号(52)により0にリセット
されサ−ボリファレンス信号(55)によりカウントア
ップするセグメントナンバカウンタと、サ−ボリファレ
ンス信号(55)により所定の値にセットされ、以後再
生デ−タに従い所定の順序でメモリの書き込みアドレス
を発生するアドレス生成部とから構成される。
は、サ−ボフィ−ルド信号(52)により0にリセット
されサ−ボリファレンス信号(55)によりカウントア
ップするセグメントナンバカウンタと、サ−ボリファレ
ンス信号(55)により所定の値にセットされ、以後再
生デ−タに従い所定の順序でメモリの書き込みアドレス
を発生するアドレス生成部とから構成される。
【0046】メモリ読み出しアドレス生成回路(42)
は、リファレンスビデオ信号(56)により0にリセット
されリファレンスセグメント信号(53)によりカウン
トアップするセグメントナンバカウンタと、リファレン
スセグメント信号(53)により所定の値にセットさ
れ、以後上記メモリ書き込みアドレスと同様の順序でメ
モリの読み出しアドレスを発生するアドレス生成部とか
ら構成される。
は、リファレンスビデオ信号(56)により0にリセット
されリファレンスセグメント信号(53)によりカウン
トアップするセグメントナンバカウンタと、リファレン
スセグメント信号(53)により所定の値にセットさ
れ、以後上記メモリ書き込みアドレスと同様の順序でメ
モリの読み出しアドレスを発生するアドレス生成部とか
ら構成される。
【0047】切り替え回路(50)は、メモリ読み出し
セグメントナンバ(48)に従い、セグメントメモリ1
(35)、セグメントメモリ2(36)及びセグメント
メモリ3(37)の読み出しデ−タを順次切り替える。
セグメントナンバ(48)に従い、セグメントメモリ1
(35)、セグメントメモリ2(36)及びセグメント
メモリ3(37)の読み出しデ−タを順次切り替える。
【0048】映像信号処理回路(51)は、切り替え回
路(50)により選択されたデ−タに対し、誤り修正、
同期信号の付加及び、カラ−フレ−ムの連続性を保つた
めの色信号の位相反転処理などを行う。さらに、上記各
処理を施されたデ−タはD/A変換器(58)により、
アナログビデオ信号に変換されたのち、ビデオ信号出力
端子(57)から出力される。
路(50)により選択されたデ−タに対し、誤り修正、
同期信号の付加及び、カラ−フレ−ムの連続性を保つた
めの色信号の位相反転処理などを行う。さらに、上記各
処理を施されたデ−タはD/A変換器(58)により、
アナログビデオ信号に変換されたのち、ビデオ信号出力
端子(57)から出力される。
【0049】ここで、リファレンスビデオ信号(56)
とテ−プ再生スピ−ド(54)が同期している場合(通
常再生時)には、先に述べた実施例の場合と同様にメモ
リ書き込みアドレス(47)と読み出しアドレス(4
9)が一致することはない。
とテ−プ再生スピ−ド(54)が同期している場合(通
常再生時)には、先に述べた実施例の場合と同様にメモ
リ書き込みアドレス(47)と読み出しアドレス(4
9)が一致することはない。
【0050】しかし、可変速再生などでリファレンスビ
デオ信号(56)とテ−プ再生スピ−ド(54)が同期
していない場合は、メモリ書き込みアドレス(47)と
読み出しアドレス(49)の位相関係が徐々にずれて行
き、両アドレスの一致する瞬間が生じる。但し、この場
合にも、前記の実施例と同様にヘッド回転数はテ−プ再
生スピ−ド(54)に応じて変化し、トラッキングは常
に行われているものとする。
デオ信号(56)とテ−プ再生スピ−ド(54)が同期
していない場合は、メモリ書き込みアドレス(47)と
読み出しアドレス(49)の位相関係が徐々にずれて行
き、両アドレスの一致する瞬間が生じる。但し、この場
合にも、前記の実施例と同様にヘッド回転数はテ−プ再
生スピ−ド(54)に応じて変化し、トラッキングは常
に行われているものとする。
【0051】まず、図6の(a)に示す様に、リファレ
ンスビデオ信号(56)に対してテ−プ再生スピ−ド
(54)が速い場合は、メモリ読み出しアドレス(4
9)に対して書き込みアドレス(47)が徐々にずれて
行き、同図中に90で示したセグメント期間中でメモリ
書き込みアドレス(47)が読み出しアドレス(49)
を追い越すため、両アドレスの一致する瞬間が生じる。
ンスビデオ信号(56)に対してテ−プ再生スピ−ド
(54)が速い場合は、メモリ読み出しアドレス(4
9)に対して書き込みアドレス(47)が徐々にずれて
行き、同図中に90で示したセグメント期間中でメモリ
書き込みアドレス(47)が読み出しアドレス(49)
を追い越すため、両アドレスの一致する瞬間が生じる。
【0052】一方、図6の(b)に示す様に、リファレ
ンスビデオ信号(56)に対してテ−プ再生スピ−ド
(54)が遅い場合も同様に、メモリ読み出しアドレス
(49)に対して書き込みアドレス(47)が徐々にず
れて行き、同図中に92で示したセグメント期間中でメ
モリ読み出しアドレス(49)が書き込みアドレス(4
7)を追い越すため、両アドレスの一致する瞬間が生じ
る。
ンスビデオ信号(56)に対してテ−プ再生スピ−ド
(54)が遅い場合も同様に、メモリ読み出しアドレス
(49)に対して書き込みアドレス(47)が徐々にず
れて行き、同図中に92で示したセグメント期間中でメ
モリ読み出しアドレス(49)が書き込みアドレス(4
7)を追い越すため、両アドレスの一致する瞬間が生じ
る。
【0053】この様にリファレンスビデオ信号とテ−プ
再生スピ−ドとが非同期の関係にある場合、書き込み読
み出し制御回路(38)により、メモリ書き込みアドレ
ス(47)と読み出しアドレス(49)とが一致するか
否かを判定し、一致すると判定した場合はメモリ(3
5、36、37)へのデ−タ書き込みを禁止することに
より、両アドレスの一致による画面上のノイズ発生を防
止することができる。
再生スピ−ドとが非同期の関係にある場合、書き込み読
み出し制御回路(38)により、メモリ書き込みアドレ
ス(47)と読み出しアドレス(49)とが一致するか
否かを判定し、一致すると判定した場合はメモリ(3
5、36、37)へのデ−タ書き込みを禁止することに
より、両アドレスの一致による画面上のノイズ発生を防
止することができる。
【0054】以下、書き込み読み出し制御回路(38)
の動作について、詳しく説明する。
の動作について、詳しく説明する。
【0055】なお、ここで、メモリ書き込みアドレス
(47)及び読み出しアドレス(49)は、前述の実施例
の場合と同様に、共に0から順次増加し、所定のアドレ
スまでカウントアップした後に0に戻る構成となってい
るものとする。
(47)及び読み出しアドレス(49)は、前述の実施例
の場合と同様に、共に0から順次増加し、所定のアドレ
スまでカウントアップした後に0に戻る構成となってい
るものとする。
【0056】メモリライトイネ−ブル1生成回路(8
3)、メモリライトイネ−ブル2生成回路(84)及び
メモリライトイネ−ブル3生成回路(85)は、サ−ボ
リファレンス信号(55)をタイミングの基準としてメ
モリ書き込みセグメントナンバ(46)に従い、メモリ
書き込みデ−タに同期したメモリライトイネ−ブル1
(43)、メモリライトイネ−ブル2(44)及びメモ
リライトイネ−ブル3(45)を生成する。ここで、上
記の各ライトイネ−ブル信号はLでイネ−ブル状態とな
るものとする。
3)、メモリライトイネ−ブル2生成回路(84)及び
メモリライトイネ−ブル3生成回路(85)は、サ−ボ
リファレンス信号(55)をタイミングの基準としてメ
モリ書き込みセグメントナンバ(46)に従い、メモリ
書き込みデ−タに同期したメモリライトイネ−ブル1
(43)、メモリライトイネ−ブル2(44)及びメモ
リライトイネ−ブル3(45)を生成する。ここで、上
記の各ライトイネ−ブル信号はLでイネ−ブル状態とな
るものとする。
【0057】減算回路(81)は、メモリ書き込みアド
レス(47)と読み出しアドレス(49)との差を演算
することにより、3系統のセグメントメモリ(35、3
6、37)のアドレスマップ上でどの程度の距離がある
かを認識する。
レス(47)と読み出しアドレス(49)との差を演算
することにより、3系統のセグメントメモリ(35、3
6、37)のアドレスマップ上でどの程度の距離がある
かを認識する。
【0058】アドレス一致判定回路(82)は、例えば
ROMを用いたデ−タ・テ−ブルを設けることにより構
成することができ、減算回路(81)による演算結果、
テ−プ再生スピ−ド情報(54)、メモリ書き込みセグ
メントナンバ(46)及び読み出しセグメントナンバ
(48)をもとに、メモリ書き込みアドレス(47)と
読み出しアドレス(49)とが一致するか否かを、メモ
リ書き込みデ−タの各フィ−ルド毎の先頭タイミングで
判定する。ここで、もし、該フィ−ルド期間中にメモリ
書き込みアドレス(47)と読み出しアドレス(49)
とが一致すると判定した場合には、該フィ−ルドのデ−
タのメモリ(35、36、37)への書き込みを禁止す
るゲ−ト信号(例えば、Hで書き込み禁止)を出力す
る。
ROMを用いたデ−タ・テ−ブルを設けることにより構
成することができ、減算回路(81)による演算結果、
テ−プ再生スピ−ド情報(54)、メモリ書き込みセグ
メントナンバ(46)及び読み出しセグメントナンバ
(48)をもとに、メモリ書き込みアドレス(47)と
読み出しアドレス(49)とが一致するか否かを、メモ
リ書き込みデ−タの各フィ−ルド毎の先頭タイミングで
判定する。ここで、もし、該フィ−ルド期間中にメモリ
書き込みアドレス(47)と読み出しアドレス(49)
とが一致すると判定した場合には、該フィ−ルドのデ−
タのメモリ(35、36、37)への書き込みを禁止す
るゲ−ト信号(例えば、Hで書き込み禁止)を出力す
る。
【0059】即ち、リファレンスビデオ信号(56)に
対してテ−プ再生スピ−ド(54)が速い場合は、該フ
ィ−ルド期間中にメモリ書き込みアドレス(47)が読
み出しアドレス(49)を追い越すか否かを、また、リ
ファレンスビデオ信号(56)に対してテ−プ再生スピ
−ド(54)が遅い場合は、該フィ−ルド期間中にメモ
リ読み出しアドレス(49)が書き込みアドレス(4
7)を追い越すか否かを判定し、該フィ−ルド期間中に
両アドレスが一致すると判定した場合、該フィ−ルドデ
−タのセグメントメモリ(35、36、37)への書き
込みを禁止するためのゲ−ト信号を出力する。
対してテ−プ再生スピ−ド(54)が速い場合は、該フ
ィ−ルド期間中にメモリ書き込みアドレス(47)が読
み出しアドレス(49)を追い越すか否かを、また、リ
ファレンスビデオ信号(56)に対してテ−プ再生スピ
−ド(54)が遅い場合は、該フィ−ルド期間中にメモ
リ読み出しアドレス(49)が書き込みアドレス(4
7)を追い越すか否かを判定し、該フィ−ルド期間中に
両アドレスが一致すると判定した場合、該フィ−ルドデ
−タのセグメントメモリ(35、36、37)への書き
込みを禁止するためのゲ−ト信号を出力する。
【0060】メモリライトイネ−ブルゲ−ト回路(8
6)は、例えばORゲ−トにより構成することができ、
アドレス一致判定回路(82)により、あるフィ−ルド
期間中にメモリ書き込みアドレス(47)と読み出しア
ドレス(49)とが一致すると判定された場合、メモリ
ライトイネ−ブル1生成回路(83)、メモリライトイ
ネ−ブル2生成回路(84)及びメモリライトイネ−ブ
ル3生成回路(85)により生成されたメモリライトイ
ネ−ブル1(43)、メモリライトイネ−ブル2(4
4)及びメモリライトイネ−ブル3(45)にアドレス
一致判定回路(82)により生成されたメモリ書き込み禁
止ゲ−ト信号でゲ−トをかけ、該フィ−ルドのデ−タの
メモリ(35、36、37)への書き込みを禁止する。
6)は、例えばORゲ−トにより構成することができ、
アドレス一致判定回路(82)により、あるフィ−ルド
期間中にメモリ書き込みアドレス(47)と読み出しア
ドレス(49)とが一致すると判定された場合、メモリ
ライトイネ−ブル1生成回路(83)、メモリライトイ
ネ−ブル2生成回路(84)及びメモリライトイネ−ブ
ル3生成回路(85)により生成されたメモリライトイ
ネ−ブル1(43)、メモリライトイネ−ブル2(4
4)及びメモリライトイネ−ブル3(45)にアドレス
一致判定回路(82)により生成されたメモリ書き込み禁
止ゲ−ト信号でゲ−トをかけ、該フィ−ルドのデ−タの
メモリ(35、36、37)への書き込みを禁止する。
【0061】以上、説明した動作をタイミング図に示し
たものが、図6である。ただし、同図中のメモリライト
イネ−ブル波形は、メモリライトイネ−ブル1(4
3)、メモリライトイネ−ブル2(44)及びメモリラ
イトイネ−ブル3(45)の波形を重ね合わせたものを
示してある。
たものが、図6である。ただし、同図中のメモリライト
イネ−ブル波形は、メモリライトイネ−ブル1(4
3)、メモリライトイネ−ブル2(44)及びメモリラ
イトイネ−ブル3(45)の波形を重ね合わせたものを
示してある。
【0062】まず、図6の(a)は、リファレンスビデ
オ信号(56)に対してテ−プ再生スピ−ド(54)が
速い場合の動作を示す図である。
オ信号(56)に対してテ−プ再生スピ−ド(54)が
速い場合の動作を示す図である。
【0063】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号(56)及びリ
ファレンスセグメント信号(53)に同期して常に一定
の周期で切り替わる。なお、同図中で、例えばF1S1
はフィ−ルド1、セグメント1のデ−タを表す。一方、
サ−ボリファレンス信号(55)及びサ−ボフィ−ルド
信号(52)の周期はテ−プ再生スピ−ド(54)に応
じて短くなり、メモリ書き込みフィ−ルドデ−タの周期
も同様に短くなる。この時、メモリ読み出しアドレス
(49)と書き込みアドレス(47)の位相関係は徐々
にずれて行き、同図中に90で示したセグメント期間
(F1S2の読み出し期間)中にメモリ書き込みアドレ
ス(47)が読み出しアドレス(49)を追い越すた
め、両アドレスの一致する瞬間が生じる。書き込み読み
出し制御回路(38)は、メモリ書き込みフィ−ルドデ
−タの先頭タイミングで90で示したセグメント期間中
での両アドレスの一致を判定し、該セグメントを含むフ
ィ−ルドのデ−タのメモリ(35、36、37)への書
き込み、即ち、同図中に91で示すフィ−ルド期間のデ
−タの書き込みを禁止する。従って、書き込みフィ−ル
ドデ−タのうちF2S1、F2S2及びF2S3の期間
のデ−タはメモリ(35、36、37)に書き込まれな
いため、メモリ読み出しフィ−ルドデ−タはフィ−ルド
2のデ−タが間引かれたものになる。
ルドデ−タは、リファレンスビデオ信号(56)及びリ
ファレンスセグメント信号(53)に同期して常に一定
の周期で切り替わる。なお、同図中で、例えばF1S1
はフィ−ルド1、セグメント1のデ−タを表す。一方、
サ−ボリファレンス信号(55)及びサ−ボフィ−ルド
信号(52)の周期はテ−プ再生スピ−ド(54)に応
じて短くなり、メモリ書き込みフィ−ルドデ−タの周期
も同様に短くなる。この時、メモリ読み出しアドレス
(49)と書き込みアドレス(47)の位相関係は徐々
にずれて行き、同図中に90で示したセグメント期間
(F1S2の読み出し期間)中にメモリ書き込みアドレ
ス(47)が読み出しアドレス(49)を追い越すた
め、両アドレスの一致する瞬間が生じる。書き込み読み
出し制御回路(38)は、メモリ書き込みフィ−ルドデ
−タの先頭タイミングで90で示したセグメント期間中
での両アドレスの一致を判定し、該セグメントを含むフ
ィ−ルドのデ−タのメモリ(35、36、37)への書
き込み、即ち、同図中に91で示すフィ−ルド期間のデ
−タの書き込みを禁止する。従って、書き込みフィ−ル
ドデ−タのうちF2S1、F2S2及びF2S3の期間
のデ−タはメモリ(35、36、37)に書き込まれな
いため、メモリ読み出しフィ−ルドデ−タはフィ−ルド
2のデ−タが間引かれたものになる。
【0064】一方、図6の(b)は、リファレンスビデ
オ信号(56)に対して、テ−プ再生スピ−ド(54)
が遅い場合の動作を示す図である。
オ信号(56)に対して、テ−プ再生スピ−ド(54)
が遅い場合の動作を示す図である。
【0065】同図に示すように、メモリ読み出しフィ−
ルドデ−タは、リファレンスビデオ信号(56)及びリ
ファレンスセグメント信号(53)に同期して常に一定
の周期で切り替わる。一方、サ−ボリファレンス信号
(55)及びサ−ボフィ−ルド信号(52)の周期は、
テ−プ再生スピ−ド(54)に応じて長くなり、メモリ
書き込みフィ−ルドデ−タの周期も同様に長くなる。こ
の時、メモリ読み出しアドレス(49)と書き込みアド
レス(47)の位相関係は徐々にずれて行き、同図中に
92で示したセグメント期間(F1S2の読み出し期
間)中にメモリ読み出しアドレス(49)が書き込みア
ドレス(47)を追い越すため、両アドレスの一致する
瞬間が生じる。書き込み読み出し制御回路(38)は、
メモリ書き込みフィ−ルドデ−タの先頭タイミングで9
2で示したセグメント期間中での両アドレスの一致を判
定し、該セグメントを含むフィ−ルドのデ−タのセグメ
ントメモリ(35、36、37)への書き込み、即ち、
同図中に93で示すフィ−ルド期間のデ−タのメモリ
(35、36、37)への書き込みを禁止する。従っ
て、書き込みフィ−ルドデ−タのうち、F2S1、F2
S2及びF2S3の期間のデ−タはメモリ(35、3
6、37)に書き込まれないため、メモリ読み出しフィ
−ルドデ−タは同図に示すようにフィ−ルド1のデ−タ
を繰返し読み出し、フィ−ルド挿入されたものとなる。
ルドデ−タは、リファレンスビデオ信号(56)及びリ
ファレンスセグメント信号(53)に同期して常に一定
の周期で切り替わる。一方、サ−ボリファレンス信号
(55)及びサ−ボフィ−ルド信号(52)の周期は、
テ−プ再生スピ−ド(54)に応じて長くなり、メモリ
書き込みフィ−ルドデ−タの周期も同様に長くなる。こ
の時、メモリ読み出しアドレス(49)と書き込みアド
レス(47)の位相関係は徐々にずれて行き、同図中に
92で示したセグメント期間(F1S2の読み出し期
間)中にメモリ読み出しアドレス(49)が書き込みア
ドレス(47)を追い越すため、両アドレスの一致する
瞬間が生じる。書き込み読み出し制御回路(38)は、
メモリ書き込みフィ−ルドデ−タの先頭タイミングで9
2で示したセグメント期間中での両アドレスの一致を判
定し、該セグメントを含むフィ−ルドのデ−タのセグメ
ントメモリ(35、36、37)への書き込み、即ち、
同図中に93で示すフィ−ルド期間のデ−タのメモリ
(35、36、37)への書き込みを禁止する。従っ
て、書き込みフィ−ルドデ−タのうち、F2S1、F2
S2及びF2S3の期間のデ−タはメモリ(35、3
6、37)に書き込まれないため、メモリ読み出しフィ
−ルドデ−タは同図に示すようにフィ−ルド1のデ−タ
を繰返し読み出し、フィ−ルド挿入されたものとなる。
【0066】上記のように、フィ−ルド間引きまたはフ
ィ−ルド挿入されたデ−タは、4フィ−ルド周期のカラ
−フレ−ムの連続性が保たれていないため、映像信号処
理回路(51))により色信号の位相反転処理などを受
け、正しいカラ−フレ−ムのデ−タに変換される。
ィ−ルド挿入されたデ−タは、4フィ−ルド周期のカラ
−フレ−ムの連続性が保たれていないため、映像信号処
理回路(51))により色信号の位相反転処理などを受
け、正しいカラ−フレ−ムのデ−タに変換される。
【0067】以上述べたように、可変速再生などでリフ
ァレンスビデオ信号(56)とテ−プ再生スピ−ド(5
4)が非同期の場合、メモリ書き込みアドレス(47)
と読み出しアドレス(49)が一致するか否かを事前に
判定し、両アドレスが一致すると判定した場合はメモリ
(35、36、37)へのデ−タ書き込みを禁止するこ
とにより、メモリ読み出しフィ−ルドの間引き或いは挿
入を行いノイズの生じない再生画像を得ることが可能と
なる。
ァレンスビデオ信号(56)とテ−プ再生スピ−ド(5
4)が非同期の場合、メモリ書き込みアドレス(47)
と読み出しアドレス(49)が一致するか否かを事前に
判定し、両アドレスが一致すると判定した場合はメモリ
(35、36、37)へのデ−タ書き込みを禁止するこ
とにより、メモリ読み出しフィ−ルドの間引き或いは挿
入を行いノイズの生じない再生画像を得ることが可能と
なる。
【0068】なお、本実施例においては、メモリ書き込
みアドレス(47)及び読み出しアドレス(49)はと
もに、0から順次カウントアップし所定の値に達した後
に0に戻る構成であるとしたが、メモリ書き込みアドレ
ス(47)及び読み出しアドレス(49)がともに同様
の順序で変化する構成であれば、例えばカウントダウン
する構成となっている場合でも本実施例と同様の効果を
得ることができ、本発明の本質を損なうものではない。
みアドレス(47)及び読み出しアドレス(49)はと
もに、0から順次カウントアップし所定の値に達した後
に0に戻る構成であるとしたが、メモリ書き込みアドレ
ス(47)及び読み出しアドレス(49)がともに同様
の順序で変化する構成であれば、例えばカウントダウン
する構成となっている場合でも本実施例と同様の効果を
得ることができ、本発明の本質を損なうものではない。
【0069】また、本実施例で述べたように、1フィ−
ルドのデ−タが複数のトラックに分割記録されている場
合、信号処理の点では書き込みフィ−ルドデ−タの各セ
グメントごとにメモリ書き込みアドレスと読み出しアド
レスの一致を判定し、メモリへのデ−タ書き込みを禁止
することが可能であるが、この様な処理とした場合、あ
るフィ−ルド中の1セグメントのみデ−タが書き込まれ
ず、前フィ−ルドのデ−タが残ることになる。このデ−
タを画面上に再生した場合、あるセグメントのみ1フィ
−ルド前の画像が再生されることになり、不自然な画像
となる。従って、本実施例で述べたように、メモリへの
デ−タ書き込みの禁止はメモリ書き込みデ−タのフィ−
ルド単位で行うのが望ましい。
ルドのデ−タが複数のトラックに分割記録されている場
合、信号処理の点では書き込みフィ−ルドデ−タの各セ
グメントごとにメモリ書き込みアドレスと読み出しアド
レスの一致を判定し、メモリへのデ−タ書き込みを禁止
することが可能であるが、この様な処理とした場合、あ
るフィ−ルド中の1セグメントのみデ−タが書き込まれ
ず、前フィ−ルドのデ−タが残ることになる。このデ−
タを画面上に再生した場合、あるセグメントのみ1フィ
−ルド前の画像が再生されることになり、不自然な画像
となる。従って、本実施例で述べたように、メモリへの
デ−タ書き込みの禁止はメモリ書き込みデ−タのフィ−
ルド単位で行うのが望ましい。
【0070】また、本実施例においては、1フィ−ルド
のデ−タが3セグメントに分割記録されている場合につ
いて述べたが、もちろん他の分割数の場合においても本
実施例の場合と同様の効果を得ることができ、本発明の
本質を損なうものではない。
のデ−タが3セグメントに分割記録されている場合につ
いて述べたが、もちろん他の分割数の場合においても本
実施例の場合と同様の効果を得ることができ、本発明の
本質を損なうものではない。
【0071】さらに、本発明をディジタルビデオ信号再
生装置に適用した場合、メモリ書き込みアドレスと読み
出しアドレスとが一致したデ−タのみメモリへの書き込
みを禁止する処理とすることが可能であるが、可変速再
生時などでリファレンスビデオ信号に対してテ−プ再生
スピ−ドが速い場合は、メモリ書き込みアドレスが読み
出しアドレスを追い越し、逆にリファレンスビデオ信号
に対してテ−プ再生スピ−ドが遅い場合は、メモリ読み
出しアドレスが書き込みアドレスを追い越す。
生装置に適用した場合、メモリ書き込みアドレスと読み
出しアドレスとが一致したデ−タのみメモリへの書き込
みを禁止する処理とすることが可能であるが、可変速再
生時などでリファレンスビデオ信号に対してテ−プ再生
スピ−ドが速い場合は、メモリ書き込みアドレスが読み
出しアドレスを追い越し、逆にリファレンスビデオ信号
に対してテ−プ再生スピ−ドが遅い場合は、メモリ読み
出しアドレスが書き込みアドレスを追い越す。
【0072】この場合、両アドレスが一致したデ−タを
境に再生画像が1フィ−ルド前後するため、上記の場合
と同様に不自然な画像となる。従って、本実施例で述べ
たように、メモリへのデ−タ書き込みの禁止はメモリ書
き込みデ−タのフィ−ルド単位で行うのが再生画質上望
ましい。
境に再生画像が1フィ−ルド前後するため、上記の場合
と同様に不自然な画像となる。従って、本実施例で述べ
たように、メモリへのデ−タ書き込みの禁止はメモリ書
き込みデ−タのフィ−ルド単位で行うのが再生画質上望
ましい。
【0073】
【発明の効果】本発明によれば、可変速再生時などでリ
ファレンスビデオ信号とテ−プ再生スピ−ドとが非同期
の場合においても、メモリ書き込みフィ−ルドデ−タの
先頭タイミング毎にメモリ書き込みアドレスと読み出し
アドレスとの差を演算し、テ−プ再生スピ−ド情報と合
わせて、該フィ−ルド期間中に両アドレスが一致するか
否かを判定し、判定結果に応じてメモリへのデ−タ書き
込みを禁止することにより、1フィ−ルド分のメモリを
用いてノイズの生じない再生画像を得ることができる。
ファレンスビデオ信号とテ−プ再生スピ−ドとが非同期
の場合においても、メモリ書き込みフィ−ルドデ−タの
先頭タイミング毎にメモリ書き込みアドレスと読み出し
アドレスとの差を演算し、テ−プ再生スピ−ド情報と合
わせて、該フィ−ルド期間中に両アドレスが一致するか
否かを判定し、判定結果に応じてメモリへのデ−タ書き
込みを禁止することにより、1フィ−ルド分のメモリを
用いてノイズの生じない再生画像を得ることができる。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】図1における書き込み読み出し制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図3】本実施例の動作の一例を示すタイミング図であ
る。
る。
【図4】本発明の別の実施例の構成を示すブロック図で
ある。
ある。
【図5】図4における書き込み読み出し制御回路の構成
を示すブロック図である。
を示すブロック図である。
【図6】本実施例の動作の一例を示すタイミング図であ
る。
る。
1…フィ−ルドメモリ、6,38…書き込み読み出し制
御回路、7,41…メモリ書き込みアドレス生成回路、
8,42…メモリ読み出しアドレス生成回路、9,51
…映像信号処理回路、20,58…D/A変換器、3
5,36,37…セグメントメモリ、63,81…減算
回路、65,82…アドレス一致判定回路、67,86
…メモリライトイネ−ブルゲ−ト回路。
御回路、7,41…メモリ書き込みアドレス生成回路、
8,42…メモリ読み出しアドレス生成回路、9,51
…映像信号処理回路、20,58…D/A変換器、3
5,36,37…セグメントメモリ、63,81…減算
回路、65,82…アドレス一致判定回路、67,86
…メモリライトイネ−ブルゲ−ト回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西村 恵造 横浜市戸塚区吉田町292番地株式会社日立 製作所家電研究所内
Claims (3)
- 【請求項1】磁気テ−プ(1、31)上にディジタル記
録されたビデオ信号を、再生デ−タを復調する復調回路
(3、33)、再生デ−タ中の符号誤りを訂正する誤り
訂正回路(4、34)、誤り訂正されたデ−タを蓄積す
る少なくとも1フィ−ルド分の容量を持つメモリ(5、
35、36、37)、及び誤り修正を行う映像信号処理
回路(9、51)とを介して再生するディジタルビデオ
信号再生装置において、 再生デ−タに従ってフィ−ル
ドメモリの書き込みアドレスを生成するメモリ書き込み
アドレス生成回路(7、41)と、 リファレンスビデオ信号に同期してフィ−ルドメモリの
読み出しアドレスを生成するメモリ読み出しアドレス生
成回路(8、42)と、 フィ−ルドメモリの書き込みアドレス、読み出しアドレ
ス及びテ−プ再生スピ−ドとに応じてフィ−ルドメモリ
へのデ−タ書き込みを禁止する、書き込み読み出し制御
回路(6、38)と、 を備えたことを特徴とする、メモリ制御装置。 - 【請求項2】書き込み読み出し制御回路(6、38)
は、 フィ−ルドメモリの書き込みアドレスと読み出しアドレ
スとの差を演算する減算回路(63、81)と、 上記減算回路による演算結果及びテ−プ再生スピ−ドに
より、書き込みアドレスと読み出しアドレスとが一致す
るか否かを判定する、アドレス一致判定回路(65、8
2)と、 フィ−ルドメモリのライトイネ−ブル信号を生成するラ
イトイネ−ブル信号生成回路(66、83、84、8
5)と、 上記アドレス一致判定回路の判定結果に従いメモリライ
トイネ−ブル信号をゲ−トする、メモリライトイネ−ブ
ルゲ−ト回路(67、86)と、 を備えて成る、 請求項1に記載のメモリ制御装置。 - 【請求項3】書き込み読み出し制御回路(6、38)
は、 フィ−ルドメモリ書き込みデ−タの先頭時点における書
き込みアドレスと読み出しアドレスとの差及びテ−プ再
生スピ−ドとから、該フィ−ルド期間内において書き込
みアドレスと読み出しアドレスとが一致するか否かを判
定し、 一致すると判定した場合には、該フィ−ルドのデ−タの
フィ−ルドメモリへの書き込みを禁止するように動作す
る構成である、 請求項1または請求項2に記載のメモリ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3028253A JP2972360B2 (ja) | 1991-02-22 | 1991-02-22 | メモリ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3028253A JP2972360B2 (ja) | 1991-02-22 | 1991-02-22 | メモリ制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0549004A true JPH0549004A (ja) | 1993-02-26 |
JP2972360B2 JP2972360B2 (ja) | 1999-11-08 |
Family
ID=12243409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3028253A Expired - Fee Related JP2972360B2 (ja) | 1991-02-22 | 1991-02-22 | メモリ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2972360B2 (ja) |
-
1991
- 1991-02-22 JP JP3028253A patent/JP2972360B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2972360B2 (ja) | 1999-11-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |