JPS61159727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61159727A JPS61159727A JP60000564A JP56485A JPS61159727A JP S61159727 A JPS61159727 A JP S61159727A JP 60000564 A JP60000564 A JP 60000564A JP 56485 A JP56485 A JP 56485A JP S61159727 A JPS61159727 A JP S61159727A
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- silicon substrate
- forming
- layer
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＴＶｆ−−ｔなどに使用される１ＷｌｖＩ４
用バラクタダイオード、および、ミキサ用シ、。
用バラクタダイオード、および、ミキサ用シ、。
ト中ダイオードなどの、ガラス封止型パ、ケージの半導
体装置の製造方法に関する０ 〔従来の技術〕 ガラス封止塵パ、ケージは、緒特性Ｐよび製造コストの
点から広く使用されるようになってきている＠第２図は
このよ５なガラス封止型ダイオードの断面図である。図
において、金属リード１１゜１２閣に・バンプ電極９ａ
ｔ−有するダイオ−トチ。
体装置の製造方法に関する０ 〔従来の技術〕 ガラス封止塵パ、ケージは、緒特性Ｐよび製造コストの
点から広く使用されるようになってきている＠第２図は
このよ５なガラス封止型ダイオードの断面図である。図
において、金属リード１１゜１２閣に・バンプ電極９ａ
ｔ−有するダイオ−トチ。
プ９がはさまれ、ガラススリーブ１３會金属リード１１
．１２の外周に融着し、ダイオードが形成されている。
．１２の外周に融着し、ダイオードが形成されている。
第３図（ａ）〜（ｄ）は、上述のバンプ電極の形成方法
を説明するための工程順の基板断面図である。１ず、第
３図（ａ）のように、シリコン基板１の上に形成された
絶縁膜２に、写真蝕刻法により開孔部を設け、つキ゛、
に、密着用のＴｉとＴｉの拡散防止用のＰｔの二層の、
バリア層を含む密着用金属層、すなわち、Ｔｉ−Ｐｔ層
３を形成する◇つぎに選択的にパターニングしたホトレ
ジスト４ｔ−マスクとして、メッキ法によりＡｕｇ極５
を設けた後、第３図（ｂ）のように、イオンミリング法
によ、９、Ａｕ電極５ｔ−マスクとしてｓ Ａｕ電極５
の周シのｐｔの全部とＴｉの一５ｔ−除去する。つぎに
、Ｔｉを導電パスとしてＡｇバング電極を形成したいの
でるるか、Ａｇバンプ電極を形成した後で、Ｔｉｆ工、
チング除去する際に、ＡｇをエツチングせずＫＴｉのみ
を工、チングできる量産に適した適当な工、チンダ液が
ないので。
を説明するための工程順の基板断面図である。１ず、第
３図（ａ）のように、シリコン基板１の上に形成された
絶縁膜２に、写真蝕刻法により開孔部を設け、つキ゛、
に、密着用のＴｉとＴｉの拡散防止用のＰｔの二層の、
バリア層を含む密着用金属層、すなわち、Ｔｉ−Ｐｔ層
３を形成する◇つぎに選択的にパターニングしたホトレ
ジスト４ｔ−マスクとして、メッキ法によりＡｕｇ極５
を設けた後、第３図（ｂ）のように、イオンミリング法
によ、９、Ａｕ電極５ｔ−マスクとしてｓ Ａｕ電極５
の周シのｐｔの全部とＴｉの一５ｔ−除去する。つぎに
、Ｔｉを導電パスとしてＡｇバング電極を形成したいの
でるるか、Ａｇバンプ電極を形成した後で、Ｔｉｆ工、
チング除去する際に、ＡｇをエツチングせずＫＴｉのみ
を工、チングできる量産に適した適当な工、チンダ液が
ないので。
現在は、Ａｕ＠極５の周りのＰｔ全部とＴｉの一部をイ
オンミリングにより除去した後、適当な工、テング液で
Ｔｉを工、チング除去して、Ｔｉ 、Ｐｔ 、Ａｕから
なる３層の電極を形成する。それから、この後のＡｇバ
ンプ形成の為の導電パスがシリコン基板１上に無いため
、Ｔｉのクエ、トエ、チを行った後。
オンミリングにより除去した後、適当な工、テング液で
Ｔｉを工、チング除去して、Ｔｉ 、Ｐｔ 、Ａｕから
なる３層の電極を形成する。それから、この後のＡｇバ
ンプ形成の為の導電パスがシリコン基板１上に無いため
、Ｔｉのクエ、トエ、チを行った後。
第３図（ｃ）のように、基板１の裏面に適当な金属層１
０を蒸着法により形成し、裏面金属層１０及びシリコン
基板１を導電パスとして、ホトレジスト６の写真蝕刻法
とメッキ法によ’） 、Ａｇバンプ電極７を形成し、つ
ぎに第３図（ｄ）のように、ホトレジスト６ｔ−除去し
てＡｇバンプ電極の形成が終る。
０を蒸着法により形成し、裏面金属層１０及びシリコン
基板１を導電パスとして、ホトレジスト６の写真蝕刻法
とメッキ法によ’） 、Ａｇバンプ電極７を形成し、つ
ぎに第３図（ｄ）のように、ホトレジスト６ｔ−除去し
てＡｇバンプ電極の形成が終る。
しかしながら、上記のよりなＡｇバンプの形成法である
と、以下のような問題点が生じていた。
と、以下のような問題点が生じていた。
１）基板ｉ面から電流を流してメッキするので、高比抵
抗基板の場合、メッキ時間が長く量産的でない。
抗基板の場合、メッキ時間が長く量産的でない。
２）基板裏面に金属層を蒸着するので工数がかかる０
３）基板裏面から電流を流してメ、−？すると、例えば
、基板中にショート状態の特性を示すチ。
、基板中にショート状態の特性を示すチ。
プがるると、そのチップのＡｇが異常に大きくな’）ｓ
Ａｇバンプ高さコントロールができない。
Ａｇバンプ高さコントロールができない。
上記問題点に対し１本発明では半導体基板（ウェーハと
もいう）に絶縁膜を形成し、写真蝕刻法によプ開孔ｓで
設ける工程と、前記半導体基板に蒸着法によルバリア層
を含む密着用金属層を形成する工程と、写真蝕刻法およ
びメッキ法により前記半導体基板上の開孔部ｔ−ａうよ
うにＡｕ電極を形成する工程と、写真蝕刻法およびメッ
キ法によプＡｇ等のバンプ電極を形成する工程と、イオ
ンミリング法により、前記人Ｕ電極及びバンプ電極以外
の金ｌｌ４ｒＷＩを選択的に除去する工程とを含むので
ある。
もいう）に絶縁膜を形成し、写真蝕刻法によプ開孔ｓで
設ける工程と、前記半導体基板に蒸着法によルバリア層
を含む密着用金属層を形成する工程と、写真蝕刻法およ
びメッキ法により前記半導体基板上の開孔部ｔ−ａうよ
うにＡｕ電極を形成する工程と、写真蝕刻法およびメッ
キ法によプＡｇ等のバンプ電極を形成する工程と、イオ
ンミリング法により、前記人Ｕ電極及びバンプ電極以外
の金ｌｌ４ｒＷＩを選択的に除去する工程とを含むので
ある。
つぎに本発明を実施例によシ説明する〇第１図（ａ）〜
（Ｃ）は本発明の一実施例に係るＡｇパンダ電極形成法
を説明するための工程順の断面図である。１ず、第１図
（ａ）に示すように、拡散及び熱処理等の施されたシリ
コン基板１４ｃｃｖＩ）法あるいは拡散法により絶縁膜
２ｔ−形成する＠その次に写Ｘ蝕刻法により開孔部を設
けた後、シリコン基板１にバリア層ｐｔと密着用のＴｉ
との２層の金属層をこの順に所望の淳さだけ、蒸着法に
より形成する。その後、写真蝕刻法により、シリコン基
板１の開孔部を橿うように選択的にパターニングされた
ホトレジスト４をマスクにしてメッキ法によＦ）、Ａｕ
電極５を形成する。次に、第１図（ｂ）のように、写真
蝕刻法により、選択的にパターニングされたホトレジス
ト６をマスクにしてメッキ法によ５、Ａｕ１ｌ極５より
小さい径をＭするＡｇバング電極７を形成する０次に、
第１図（ｃ）のように、適当な時間だけイオンミリング
することによｊ）Ａｕｇ、極５の下の金属層以外のＰｔ
−Ｔｉ層３を全部除去することにより、ガラス封止用ダ
イオ−トチ、プのＡｇバング電極の形成が終る〇 〔発明の効果〕 本発明方法によれば、クエーハ表面のバリア層を含む密
着用金属層１−＊１パスにしたメッキ法により人ｇバ／
プ電極を形成するので、高抵抗のシリコン基板の場合で
も、メ、−？時間が短くて済み、また、基板中にショー
ト状態のチップがめっても、Ａｇバンプの異常形成がな
い。さらに、従来例のように、基板裏面に導電パスのた
めの蒸着や、Ｔｉのクエ、トエ、チングをする必要がな
いのでその分だけ工数が減る効果がある。なお、バリア
層を含む密着用金属としては、Ｔｉ−Ｐｉの他に、Ｔｉ
−Ｐｄなど他の同一目的金属層でもよい。
（Ｃ）は本発明の一実施例に係るＡｇパンダ電極形成法
を説明するための工程順の断面図である。１ず、第１図
（ａ）に示すように、拡散及び熱処理等の施されたシリ
コン基板１４ｃｃｖＩ）法あるいは拡散法により絶縁膜
２ｔ−形成する＠その次に写Ｘ蝕刻法により開孔部を設
けた後、シリコン基板１にバリア層ｐｔと密着用のＴｉ
との２層の金属層をこの順に所望の淳さだけ、蒸着法に
より形成する。その後、写真蝕刻法により、シリコン基
板１の開孔部を橿うように選択的にパターニングされた
ホトレジスト４をマスクにしてメッキ法によＦ）、Ａｕ
電極５を形成する。次に、第１図（ｂ）のように、写真
蝕刻法により、選択的にパターニングされたホトレジス
ト６をマスクにしてメッキ法によ５、Ａｕ１ｌ極５より
小さい径をＭするＡｇバング電極７を形成する０次に、
第１図（ｃ）のように、適当な時間だけイオンミリング
することによｊ）Ａｕｇ、極５の下の金属層以外のＰｔ
−Ｔｉ層３を全部除去することにより、ガラス封止用ダ
イオ−トチ、プのＡｇバング電極の形成が終る〇 〔発明の効果〕 本発明方法によれば、クエーハ表面のバリア層を含む密
着用金属層１−＊１パスにしたメッキ法により人ｇバ／
プ電極を形成するので、高抵抗のシリコン基板の場合で
も、メ、−？時間が短くて済み、また、基板中にショー
ト状態のチップがめっても、Ａｇバンプの異常形成がな
い。さらに、従来例のように、基板裏面に導電パスのた
めの蒸着や、Ｔｉのクエ、トエ、チングをする必要がな
いのでその分だけ工数が減る効果がある。なお、バリア
層を含む密着用金属としては、Ｔｉ−Ｐｉの他に、Ｔｉ
−Ｐｄなど他の同一目的金属層でもよい。
１＠１図（ａ）〜（ｃｌは本発明の一実施例に係るＡｇ
バンプ電極形成工程を説明するための工程順の基板断面
図、第２図はガラス封止型ダイオードの一般構造を示す
断面図、第３図（ａ）〜（ｄ）は従来のＡｇバンプ電極
形成工程を説明する九めの工程順の基板断面図である。 ■・・・・・・半尋体（シリコン）基板、２・・・・・
・絶縁膜、３・・・・・・Ｔｉ−Ｐｔ層、４．６・・・
・・・ホトレジスト、５・・・・・・Ａｕ電極、７・・
・・・・Ａｇバンプ電極、９・・・・・・ダイオ−トチ
、プ、９ａ・・・・・・バンプ電極、１０・・・・・・
裏面金属層、１１．１２・・・・・・金属リード、１３
・・・・・・ガラススリーブ。 ８ ｚ図
バンプ電極形成工程を説明するための工程順の基板断面
図、第２図はガラス封止型ダイオードの一般構造を示す
断面図、第３図（ａ）〜（ｄ）は従来のＡｇバンプ電極
形成工程を説明する九めの工程順の基板断面図である。 ■・・・・・・半尋体（シリコン）基板、２・・・・・
・絶縁膜、３・・・・・・Ｔｉ−Ｐｔ層、４．６・・・
・・・ホトレジスト、５・・・・・・Ａｕ電極、７・・
・・・・Ａｇバンプ電極、９・・・・・・ダイオ−トチ
、プ、９ａ・・・・・・バンプ電極、１０・・・・・・
裏面金属層、１１．１２・・・・・・金属リード、１３
・・・・・・ガラススリーブ。 ８ ｚ図
Claims (1)
- 半導体基板上に絶縁膜を形成し、写真蝕刻により前記
絶縁膜に開孔部を設ける工程と、つぎに前記基板上に蒸
着法によりバリア層を含む密着用金属層を形成する工程
と、つぎに写真蝕刻法およびメッキ法により前記開孔部
を塞ぐようにＡｕ電極を設ける工程と、つぎに写真蝕刻
法およびメッキ法により前記Ａｕ電極の上に、Ａｇなど
のバンプ電極を形成する工程と、つぎにイオンミリング
法により前記Ａｕ電極およびバンプ電極をマスクとして
前記Ａｕ電極周りのバリア層を含む密着用金属層を除去
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000564A JPS61159727A (ja) | 1985-01-07 | 1985-01-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000564A JPS61159727A (ja) | 1985-01-07 | 1985-01-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61159727A true JPS61159727A (ja) | 1986-07-19 |
Family
ID=11477212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000564A Pending JPS61159727A (ja) | 1985-01-07 | 1985-01-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61159727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298459A (en) * | 1988-11-21 | 1994-03-29 | Seiko Epson Corporation | Method of manufacturing semiconductor device terminal having a gold bump electrode |
-
1985
- 1985-01-07 JP JP60000564A patent/JPS61159727A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298459A (en) * | 1988-11-21 | 1994-03-29 | Seiko Epson Corporation | Method of manufacturing semiconductor device terminal having a gold bump electrode |
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