JPS61143837A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル信号のメモリの書込みと読出しを制御
するメモリ制御１回路に関する。

〔従来技術およびその問題点〕

この種のメモリ制御回路は入力デジタル信号の時間軸変
換を行ってメモリの書込みと読出しを制御するものであ
るが、従来のメモリ制御回路はメモリ回路を中心として
、入力側にラッチ回路および書込みアドレス発生回路を
、出力側（＝ラッチ回路および読出しアドレス発生回路
をそれぞれ備えた構成となっていた。このため従来のこ
の種のメモリ書込み読出し制御回路においては、あとに
詳しく説明するが、入力のデジタル信号の時間軸変換を
欠落なく行うためにメモリの容量が大きくなり１回路の
消費電力が増えるという欠点があった。

〔発明の目的〕

したがって本発明の目的は、メモリ容量を増やすことな
く欠落のない時間軸変換の行える低消費電力、低価格の
メモリ制御回路を得ることにある。

〔発明の構成〕

本発明によれば９本発明の一実施例を示す第１図の参照
数字を援用すると、書込みアドレス信号（ｅ）を発する
書込みアドレス発生回路（１４）と、読出しアドレス信
号（ｇ）を発する読出しアドレス発生回路（１５）と、
入力デジタル信号のラッチを行う第１のラッチ手段（１
１）と、この第１のラッチ手段の出力（ｂ）を前記書込
みアドレス信号に基づいて書込み、書込んだ信号を前記
読出しアドレス信号に基づいて読出すメモリ手段（１２
）と、読み出された信号のラッチを行って出力デジタル
信号（Ｃ）を発する第２のラツ・　　チ手段（１３）と
を有するメモリ制御回路において、前記書込みアドレス
信号のアドレスシフトを行って前記メモリ手段に供給す
る第１のアドレスシフト回路（１６）と、前記読出しア
ドレス信号アドレスシフトを行って前記メモリ手段に供
給する第２のアドレスシフト回路（１７）とを付加して
成ることを特徴とするメモリ制御回路が得られる。

〔従来技術の具体例〕

はじめに従来のメモリ制御回路を図面を参照して具体的
に説明する。

のメモリ制御回路は、ラッｔ１と３．メモリ２゜書き込
みアドレス発生器４および読み出しアドレス発生器５を
備えて構成されている。入力端子１０１を介して入力さ
れた入力デジタル信号ａはラッテ１で入力端子３０１を
介して入力された書き込みクロック信号ｄにてラッチさ
れ、書き込みクロック信号に同期したラッチ出力信号す
としてメモリ２に書き込まれる。メモリ２から読み出さ
れた信号は、入力端子４［］１を介して供給された読み
出しクロック信号ｆにてラッチ３でラッチされて出力デ
ジタル信号Ｃとして出力端子２０１（＝出力される。一
方書き込みクロック信号ｄにて書き込みアドレス発生器
４から書き込みアドレス信号ｅを発生させる。又読み出
しタロツク信号ｆ（ユて読み出しアドレス発生器回路５
ｇ読み出しアドレス信号ｇを発生させる。以上の書き込
みアドレス信号ｅと読み出しアドレス信号ｇはメモリ２
へ供給される。

第５図は第４図における動作の一例を示す図であって、
（１）は入力デジタル信号ａが時間軸変換を受けて出力
デジタル信号Ｃ（−なることを示す動作を説明する図、
（２）は書き込みアドレス信号ｅおよび読み出しアドレ
ス信号ｆのアト舌図および第十図を併せ参照して説明す
る。

人力デジタル信号ａを第４図（１）ｃユ示すように時間
的に分割して入力ブロック信号ＡＩ　、　Ａ２・・・Ａ
８．　Ｂ１．　Ｂ２・・・とする。入力端子１０１を介
して入力された入力デジタル信号ａは入力端子３０１よ
り供給された書き込みクロック信号ｄによりラッｆ１で
書き込みクロック信号に同期化されメモリ２に供給され
る。今メモリ容量をＮ（Ｎ＝２ＰＰ：正の整数）とし、
入力ブロック信号２ケが入るものとし説明を行う。

書き込みアドレス信号ｅは時刻ｔＱで０．ｔｌで１．ｔ
２で２．・・・・・・ｔｎ−＋でＮ−１となる。したが
ってメモリ２には時刻ｔＯ−ｊｎ−１の間に入力ブロッ
ク信号ＡＩ、Ａ２が書き込まれることになる。

一方、入力端子４０１を介して入力された読み出しクロ
ック信号ｆ＋”−より読み出しアドレス信号ｇは時刻τ
。で０．τ、で１．τ２で２・・・・・・τｌ’ｌ−１
でＮ−１，となる。

上記のアドレス信号をメモリ２に供給し、読み出しクロ
ック信号ｆにて読出し信号をラッチ６にてラッチすると
、出力端子２０１（＝出力デジタル信号Ｃが得られる。

このとき出力デジタルケ 信号Ｃは第４図（１）のように時間軸変換され出力ブロ
ック信号ＡＩ’、Ａ２“、として取り出される。

時刻ｔｎで書き込みアドレス信号ｅは再び０となるが、
このときメモリ２の内容はすでに読み出されており書き
込みは可能である。同様にτ。で読み出しアドレス信号
ｇは再びＯとなるが、このときすでにメモリ２にはＡ３
のデータが書き込まれている。以上の様に書き込みアド
レス信号ｅは時刻ｔｏで０．ｔｌで１　＋　”’　”’
　ｊａｎ　＋でＮ−１゜１、で０．ｔｎ＋１で１　、−
−１：ｚｎ−＋でＮ−１，ｔ２ｎで０　＊　１；２ｎ＋
１で１．・・””　ｔｓｎ−１でＮ−１，ｔ５ｎで０゜
ｔ３ｎ＋ｌで１　、　・＝−ｔ４ｎ−１でＮ−１となる
。同様；二読み出しアドレス信号ｇは時刻τ０でＯ９τ
１で１゜・・・・・・τ。−１でＮ−１，τ。で０．τ
ｎ＋１で１・・・・・・τ２ｎ−１でＮ−１，τ２ｎで
０．τ２ｏ＋１で１・・・・・・τ、ｎ＝、でＮ−１゜
τ、ｎで０１　’！ｎ＋Ｉで１．・・・・・・τ４ｎ−
１でＮ−１となる。

したがって読み出しアドレス信号ｇが前述のごとく書き
込みアドレス信号ｅを追い越さないかぎり、メモリ容量
Ｎの有限メモリにて入力ブロック信号ＡＩ、Ａ２・・・
・・・Ａ８の連続信号を時間軸変換された出力ブロック
信号Ａ１“、Ａ２１・・・・・・Ａ８＋として取り出す
ことができる。

上記のようにして時間軸変換された出力ブロック信号を
取り出すことはできるが、このままでは第２図（１）の
Ｃに見られるよう（＝、斜線で示した欠落部を生じる。

この欠落部を補うためにはこの部分に対応する入力信号
Ａ９を加えて出力信号Ａ９°を取出すようにすればよい
。

第６図は上記の欠落部（斜線部分）をなくすため入力ブ
ロック信号Ａ９を加えて出力ブロック信号Ａ９′を取り
出すようにした場合の動作例を示す図である。この場合
は出力プロツク信号ＡＩ’、Ａ２’・・・・・・Ａ８’
については問題な（取り出せる。しかしく２）に示すよ
うに、入力ブロック信号Ａ９を時刻ｔ４ｎ・・・・・・
ｔ４ｎ＋βにメモリ２に書き込み９時刻τ４ｎ〜τ。で
出力ブロック信号Ａ９’として取り出したいのだが、（
１）と（２）を比較すれば分るように９時刻τ。より進
んだ時刻ｔＩ１１にてすでにＡ９につづく入力ブロック
信号Ｂ１の書き込みが行われてｌる。したがってｊａｎ
　＝　ｔａｎ＋ａで書き込んだＡ９のデータはＢ１のデ
ータで置き換えられてしまう。故に今まで説明した範囲
内ではＡ９の斜線部データの取り出しは不可能となる。

そこで上記の不具合を解決するためメモリ容量をＮから
Ｑに増やしておくと、同図（６）から分るように、入力
ブロック信号Ａ９はメモリ１：余裕があるため、アドレ
ス２Ｑ＋α〜２Ｑ＋βの個所に書き込み可能となる。し
たがって時刻τ２Ｑ＋。〜τ０の間に出力ブロック信号
Ａ９＋は取り出すことが可能となる。

以上の説明のように出力デジタル信号を欠落なく取り出
そうとした場合メモリ容量を増やす必要があり、それに
伴うアドレス発生回路が増え。

消費電力の増加をまねき、更（＝は価格が高くなるとい
う欠点があったのである。

〔本発明の実施例〕

第１図は本発明の一実施例の構成を示す図である。第１
図（＝おいて、ラッチ１１．メモリ１２゜ラッチ１６．
書き込みアドレス発生回路１４．１５は第４図の従来装
置の構成要素１．２．・・・５とそれぞれ対応するもの
であって、第４図と異なる点は、アドレスシフト回路１
６および１７が追加されている点である。

第２図は第１図の本発明の一実施例における動作説明図
である。以下第１図および第２図を参照し本発明の詳細
な説明する。入力端子１０１を介して入力された入力デ
ジタル信号ａはラッｆ１１で入力端子３０１を介して入
力された書き込みクロック信号にでラッチされ、書き込
みクロック信号に同期したラッチ出力信号すとしてメモ
リ１２に書き込まれる。メモリ１２から読み出された信
号は入力端子４０１を介して供給された読み出しクロッ
ク信号ｆにてラッチ１３でラッチされ出力端子２０１に
出力される。一方書き込みクロック信号ｄにて書き込み
アドレス発生器１４より書き込みアドレス信号θを発生
させる。又読み出しクロック信号ｆにて読み出しアドレ
ス発生器１５ｔより読み出しアドレス信号ｇを発生させ
る。このところまでは第４図に示した従来のメモリ制御
回路と全く同じである。

本発明においてはこれらの書き込みアドレス信号ｅと読
み出しアドレス信号をそれぞれアドレスシフト回路１６
．１７を介し、それぞれメモるとわかる通り、入力ブロ
ック信号Ａ９での書き込みアドレスと出力ブロック信号
Ａｑ　ｌでの読み出しアドレスが違うことである。即ち
従来のメモリアドレス回路においてはｔ４ｒｌ−１でＮ
−１ｔ４　ｎ＋ａで０　＋　ｔ４ｎ＋（ｆ＋１で１・・
・・・・の如くアドレスをリング状に発生していた。こ
の方法だと前記説明した様Ｃ二人カブロック信号Ａ９の
一部がメモリ書き込まれた後読み出しを行ううえに次の
ブロック信号が書き込まれてしまい、正常な読み出しが
出来なくなる。しかるに本発明（＝おいては、入力ブロ
ック信号Ａ９を書き込むとき、書き込みアドレスをシフ
トしてやりその次に書き込まれるブロック信号Ｂ１と重
ならない様にしてやる。即ち本例Ｃ二おいてはアドレス
を時刻ｔ４ｎ＋ａでＮ／２−１１ニしてやる。この時点
でＮ／２−１（−書かれたデータはすでに読み出し済み
であるので何ら支障は生じない。又時刻ｔ、には次のブ
ロック信号Ｂ１の書き込みがはじまるが、τ４ｎ＋１〜
τ４ｎ＋／でブロック信号Ａ９の読み出しは完了してし
まっており９問題は生じない。

第６図は本発明の他の実施例の構成を示す図であって、
ラッチとメモリが３組並列に配置されている。この第３
図において、　　１１１＋　１１２１１１５は第１の組
のラッチ＋　　１２１，１２２．１２５はメモリ、　　
１３．、１３２．１３３は第２の組のラッチであり、１
４〜１７は第１図におけると同じものを示している。こ
の回路の動作は第１図の回路を並列に装置したものＣ二
相当するので、その動作については説明を省略する。な
お３列の代りに２並列でもよく、また４並列以上であっ
てもよい。

〔発明の効果〕

以上説明したように１本発明においては従来のメモリ制
御回路のアドレス発生回路を工夫することにより、メモ
リの容量を減らすことが可能となり９回路の簡略化が計
られ、消費電力を少なくすることができるという効果が
ある。

以下余白

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図Ｃ二おける動作を説明するための動作説
明図、第３図は本発明の他の実施例を示すブロック図、
第４図は従来のメモリ制御回路の一般的な構成を示すブ
ロック図、第５図は第４図の動作の一例を示す動作説明
図、第６図は第１の動作の別の一例を示す動作説明図で
ある。 記号の説明：１１は（第１の）ラッチ、１２はメモリ、
１３は（第２の）ラッチ、１４は書き込みアドレス発生
器、１５は読み出しアドレス発生器、１６は（第１の）
アドレスシフト回路、１７は（第２の）アドレスシフト
回路をそれぞれあられしている。

Claims (1)

【特許請求の範囲】
1. １、書込みアドレス信号を発する書込みアドレス発生回
   路と、読出しアドレス信号を発する読出しアドレス発生
   回路と、入力デジタル信号のラッチを行う第１のラッチ
   手段と、この第１のラッチ手段の出力を前記書込みアド
   レス信号に基づいて書込み、書込んだ信号を前記続出し
   アドレス信号に基づいて読出すメモリ手段と、読み出さ
   れた信号のラッチを行って出力デジタル信号を発する第
   ２のラッチ手段とを有するメモリ制御回路において、前
   記書込みアドレス信号のアドレスシフトを行って前記メ
   モリ手段に供給する第１のアドレスシフト回路と、前記
   読出しアドレス信号のアドレスシフトを行って前記メモ
   リ手段に供給する第２のアドレスシフト回路とを付加し
   て成ることを特徴とするメモリ制御回路。