JPH06233364A - データ位相変換装置 - Google Patents
データ位相変換装置Info
- Publication number
- JPH06233364A JPH06233364A JP3462493A JP3462493A JPH06233364A JP H06233364 A JPH06233364 A JP H06233364A JP 3462493 A JP3462493 A JP 3462493A JP 3462493 A JP3462493 A JP 3462493A JP H06233364 A JPH06233364 A JP H06233364A
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- Japan
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- phase
- multiplexed
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 データ位相変換装置において、メモリの数を
減らし回路規模を小さくするとともに回路を簡略化す
る。 【構成】 書き込みアドレス発生器１ａ〜１ｎから発生
した書き込みアドレスは位相変換メモリ２ａ〜２ｎによ
り位相変換され、多重化回路３で多重化される。入力デ
ータ６は多重化アドレスに従ってメモリ４に書き込まれ
る。出力データ７は読み出しアドレス発生器５からの読
み出しアドレスに従ってメモリ４から読み出される。
減らし回路規模を小さくするとともに回路を簡略化す
る。 【構成】 書き込みアドレス発生器１ａ〜１ｎから発生
した書き込みアドレスは位相変換メモリ２ａ〜２ｎによ
り位相変換され、多重化回路３で多重化される。入力デ
ータ６は多重化アドレスに従ってメモリ４に書き込まれ
る。出力データ７は読み出しアドレス発生器５からの読
み出しアドレスに従ってメモリ４から読み出される。
Description
【０００１】
【産業上の利用分野】この発明は時分割で多重化された
入力データの順序を入れ替えて別の多重化された出力デ
ータに変換するデータ位相変換装置に関するものであ
る。
入力データの順序を入れ替えて別の多重化された出力デ
ータに変換するデータ位相変換装置に関するものであ
る。
【０００２】
【従来の技術】図４に従来のデータ位相変換装置の構成
を示すブロック図である。図４において、８は多重化さ
れた入力データ６を分離するデータ分離回路であり、４
ａ〜４ｎは分離された個々のデータを書き込むメモリ
で、１ａ〜１ｎは各メモリ４ａ〜４ｎへの書き込みアド
レスを発生する書き込みアドレス発生器である。５は各
メモリ４ａ〜４ｎからの読み出しアドレスを発生する読
み出しアドレス発生器で、２は位相変換メモリで、９は
各メモリ４ａ〜４ｎからの読み出された個々のデータを
多重化する多重化回路である。７はデータの順序が入れ
替えられ多重化された出力データである。
を示すブロック図である。図４において、８は多重化さ
れた入力データ６を分離するデータ分離回路であり、４
ａ〜４ｎは分離された個々のデータを書き込むメモリ
で、１ａ〜１ｎは各メモリ４ａ〜４ｎへの書き込みアド
レスを発生する書き込みアドレス発生器である。５は各
メモリ４ａ〜４ｎからの読み出しアドレスを発生する読
み出しアドレス発生器で、２は位相変換メモリで、９は
各メモリ４ａ〜４ｎからの読み出された個々のデータを
多重化する多重化回路である。７はデータの順序が入れ
替えられ多重化された出力データである。
【０００３】次に動作について説明する。入力データ６
のように多重化されたデータはデータ分離回路８で個々
のデータに分離される。データ分離回路８で個々に分離
されたデータは個々の書き込みアドレス発生器１ａ〜１
ｎによって作られた書き込みアドレスに従ってそれぞれ
のメモリ４ａ〜４ｎに書き込まれる。次に、読み出しア
ドレス発生器５による読み出しアドレスに従って位相変
換メモリ２に書かれた位相に従って個々のメモリ４ａ〜
４ｎよりデータを読み出す。読み出しアドレスによって
読み出されたメモリ４ａ〜４ｎからの個々のデータはデ
ータ多重化回路９によって位相変換メモリ２の位相に従
い多重化されて出力データ７のように位相変換された多
重化データとして出力される。
のように多重化されたデータはデータ分離回路８で個々
のデータに分離される。データ分離回路８で個々に分離
されたデータは個々の書き込みアドレス発生器１ａ〜１
ｎによって作られた書き込みアドレスに従ってそれぞれ
のメモリ４ａ〜４ｎに書き込まれる。次に、読み出しア
ドレス発生器５による読み出しアドレスに従って位相変
換メモリ２に書かれた位相に従って個々のメモリ４ａ〜
４ｎよりデータを読み出す。読み出しアドレスによって
読み出されたメモリ４ａ〜４ｎからの個々のデータはデ
ータ多重化回路９によって位相変換メモリ２の位相に従
い多重化されて出力データ７のように位相変換された多
重化データとして出力される。
【０００４】
【発明が解決しようとする課題】従来のデータ位相変換
装置は図４のように構成されており、データ分離回路に
て多重化入力データを個々のデータに分離するため個々
のデータごとにメモリを持たなければならず回路規模が
大きくなるという問題点がある。また個々のメモリより
読み出されたデータを多重化するため回路が複雑になる
という問題点もある。
装置は図４のように構成されており、データ分離回路に
て多重化入力データを個々のデータに分離するため個々
のデータごとにメモリを持たなければならず回路規模が
大きくなるという問題点がある。また個々のメモリより
読み出されたデータを多重化するため回路が複雑になる
という問題点もある。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、回路規模を小さくできるととも
に、回路構成を簡略化できるデータ位相変換装置を提供
することを目的とする。
ためになされたもので、回路規模を小さくできるととも
に、回路構成を簡略化できるデータ位相変換装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明によるデ
ータ位相変換装置は、データの時分割に係る個々のタイ
ムスロットに対応した書き込みアドレスを発生する書き
込みアドレス発生器１ａ〜１ｎと、書き込みアドレス発
生器１ａ〜１ｎからの書き込みアドレスを出力データ７
の所望する順序に対応してそれぞれ位相変換する位相変
換メモリ２ａ〜２ｎと、位相変換メモリ２ａ〜２ｎから
の位相変換アドレスを多重化する多重化回路３と、多重
化回路３からの多重化アドレスに従って入力データ６を
記憶するメモリ４と、メモリ４からデータを出力データ
７として読み出すための読み出しアドレスを発生する読
み出しアドレス発生器５とを備えたものである。
ータ位相変換装置は、データの時分割に係る個々のタイ
ムスロットに対応した書き込みアドレスを発生する書き
込みアドレス発生器１ａ〜１ｎと、書き込みアドレス発
生器１ａ〜１ｎからの書き込みアドレスを出力データ７
の所望する順序に対応してそれぞれ位相変換する位相変
換メモリ２ａ〜２ｎと、位相変換メモリ２ａ〜２ｎから
の位相変換アドレスを多重化する多重化回路３と、多重
化回路３からの多重化アドレスに従って入力データ６を
記憶するメモリ４と、メモリ４からデータを出力データ
７として読み出すための読み出しアドレスを発生する読
み出しアドレス発生器５とを備えたものである。
【０００７】請求項２の発明によるデータ位相変換装置
は、書き込みアドレスを発生する書き込みアドレス発生
器１と、上記書き込みアドレスに従って入力データ６を
記憶するメモリ４と、データの時分割に関する個々のタ
イムスロットに対応した読み出しアドレスを発生する読
み出しアドレス発生器５ａ〜５ｎと、上記読み出しアド
レスを出力データ７の所望する順序に対応してそれぞれ
位相変換する位相変換メモリ２ａ〜２ｎと、上記位相変
換アドレスを多重化し該多重化アドレスに従ってメモリ
４からデータを出力データ７として読み出す多重化回路
３とを備えたものである。
は、書き込みアドレスを発生する書き込みアドレス発生
器１と、上記書き込みアドレスに従って入力データ６を
記憶するメモリ４と、データの時分割に関する個々のタ
イムスロットに対応した読み出しアドレスを発生する読
み出しアドレス発生器５ａ〜５ｎと、上記読み出しアド
レスを出力データ７の所望する順序に対応してそれぞれ
位相変換する位相変換メモリ２ａ〜２ｎと、上記位相変
換アドレスを多重化し該多重化アドレスに従ってメモリ
４からデータを出力データ７として読み出す多重化回路
３とを備えたものである。
【０００８】
【作用】請求項１の発明において、書き込みアドレス発
生器１ａ〜１ｎから発生した書き込みアドレスは位相変
換メモリ２ａ〜２ｎにより位相変換され、多重化回路３
で多重化される。入力データ６は多重化アドレスに従っ
てメモリ４に記憶される。出力データ７は読み出しアド
レス発生器５からの読み出しアドレスに従ってメモリ４
から読み出される。
生器１ａ〜１ｎから発生した書き込みアドレスは位相変
換メモリ２ａ〜２ｎにより位相変換され、多重化回路３
で多重化される。入力データ６は多重化アドレスに従っ
てメモリ４に記憶される。出力データ７は読み出しアド
レス発生器５からの読み出しアドレスに従ってメモリ４
から読み出される。
【０００９】請求項２の発明において、入力データ６は
書き込みアドレス発生器１から発生した書き込みアドレ
スに従ってメモリ４に記憶される。読み出しアドレス発
生器５ａ〜５ｎから発生した読み出しアドレスは位相変
換メモリ２ａ〜２ｎにより位相変換され、多重化回路３
で多重化される。出力データ７は多重化された読み出し
アドレスに従ってメモリ４から読み出される。
書き込みアドレス発生器１から発生した書き込みアドレ
スに従ってメモリ４に記憶される。読み出しアドレス発
生器５ａ〜５ｎから発生した読み出しアドレスは位相変
換メモリ２ａ〜２ｎにより位相変換され、多重化回路３
で多重化される。出力データ７は多重化された読み出し
アドレスに従ってメモリ４から読み出される。
【００１０】
【実施例】実施例１（請求項１対応）．図１はこの発明
の実施例１によるデータ位相変換装置の構成を示すブロ
ック図である。図１において、６は時分割で多重化され
た入力データ、７は入力データ６の順序を入れ替えて別
の多重化された出力データ、１ａ〜１ｎはデータの時分
割に関する個々のタイムスロットに対応した書き込みア
ドレスを発生する書き込みアドレス発生手段としての書
き込みアドレス発生器、２ａ〜２ｎは上記書き込みアド
レスを出力データ７の所望する順序に対応してそれぞれ
位相変換する位相変換手段としての位相変換メモリ、３
は上記位相変換アドレスを多重化する多重化手段として
の多重化回路、４は多重化回路３からの多重化アドレス
に従って入力データ６を記憶するデータ記憶手段として
のメモリ、５はメモリ４からデータを出力データ７とし
て読み出すための読み出しアドレスを発生する読み出し
アドレス発生手段としての読み出しアドレス発生器であ
る。
の実施例１によるデータ位相変換装置の構成を示すブロ
ック図である。図１において、６は時分割で多重化され
た入力データ、７は入力データ６の順序を入れ替えて別
の多重化された出力データ、１ａ〜１ｎはデータの時分
割に関する個々のタイムスロットに対応した書き込みア
ドレスを発生する書き込みアドレス発生手段としての書
き込みアドレス発生器、２ａ〜２ｎは上記書き込みアド
レスを出力データ７の所望する順序に対応してそれぞれ
位相変換する位相変換手段としての位相変換メモリ、３
は上記位相変換アドレスを多重化する多重化手段として
の多重化回路、４は多重化回路３からの多重化アドレス
に従って入力データ６を記憶するデータ記憶手段として
のメモリ、５はメモリ４からデータを出力データ７とし
て読み出すための読み出しアドレスを発生する読み出し
アドレス発生手段としての読み出しアドレス発生器であ
る。
【００１１】次に動作について説明する。個々のタイム
スロットに対応した書き込みアドレスは、書き込みアド
レス発生器１ａ〜１ｎから発生し、位相変換メモリ２ａ
〜２ｎによって個々のタイムスロットの位相変換された
位相変換アドレスとなる。これらの位相変換アドレスは
多重化回路３で多重化されることにより、多重化アドレ
スとなる。即ちメモリ４への書き込みアドレスとなる。
この場合、書き込みアドレス発生器１ａから発生する書
き込みアドレスをａ１，ａ２，ａ３，・・・、書き込み
アドレス発生器１ｂから発生する書き込みアドレスをｂ
１，ｂ２，ｂ３，・・・、書き込みアドレス発生器１ｃ
から発生する書き込みアドレスをｃ１，ｃ２，ｃ３，・
・・、書き込みアドレス発生器１ｎから発生する書き込
みアドレスをｎ１，ｎ２，ｎ３，・・・とすると、多重
化回路３の出力である多重化アドレスはａ１，ｂ１，ｃ
１，・・・，ｎ１，ａ２，ｂ２，ｃ２，・・・，ｎ２，
ａ３，ｂ３，ｃ３，・・・，ｎ３，・・・となる。多重
化回路３からの書き込みアドレスは上記のように多重化
されているので、入力データ６は分離せずにそのままメ
モリ４に入力でき、メモリ４内では入力データ６は分離
され位相変換された形で書き込まれる。そしてメモリ４
内のデータは読み出しアドレス発生器５からの読み出し
アドレスに従って読み出され、位相変換された別の多重
化出力データ７として出力される。
スロットに対応した書き込みアドレスは、書き込みアド
レス発生器１ａ〜１ｎから発生し、位相変換メモリ２ａ
〜２ｎによって個々のタイムスロットの位相変換された
位相変換アドレスとなる。これらの位相変換アドレスは
多重化回路３で多重化されることにより、多重化アドレ
スとなる。即ちメモリ４への書き込みアドレスとなる。
この場合、書き込みアドレス発生器１ａから発生する書
き込みアドレスをａ１，ａ２，ａ３，・・・、書き込み
アドレス発生器１ｂから発生する書き込みアドレスをｂ
１，ｂ２，ｂ３，・・・、書き込みアドレス発生器１ｃ
から発生する書き込みアドレスをｃ１，ｃ２，ｃ３，・
・・、書き込みアドレス発生器１ｎから発生する書き込
みアドレスをｎ１，ｎ２，ｎ３，・・・とすると、多重
化回路３の出力である多重化アドレスはａ１，ｂ１，ｃ
１，・・・，ｎ１，ａ２，ｂ２，ｃ２，・・・，ｎ２，
ａ３，ｂ３，ｃ３，・・・，ｎ３，・・・となる。多重
化回路３からの書き込みアドレスは上記のように多重化
されているので、入力データ６は分離せずにそのままメ
モリ４に入力でき、メモリ４内では入力データ６は分離
され位相変換された形で書き込まれる。そしてメモリ４
内のデータは読み出しアドレス発生器５からの読み出し
アドレスに従って読み出され、位相変換された別の多重
化出力データ７として出力される。
【００１２】実施例２（請求項２対応）．図２はこの発
明の実施例２によるデータ位相変換装置の構成を示すブ
ロック図である。図２において、６は入力データ、７は
出力データ、１は書き込みアドレスを発生する書き込み
アドレス発生手段としての書き込みアドレス発生器、４
は上記書き込みアドレスに従って入力データ６を記憶す
るデータ記憶手段としてのメモリ、５ａ〜５ｎはデータ
の時分割に関する個々のタイムスロットに対応した読み
出しアドレスを発生する読み出しアドレス発生手段とし
ての読み出しアドレス発生器、２ａ〜２ｎは上記読み出
しアドレスを出力データ７の所望する順序に対応してそ
れぞれ位相変換する位相変換手段としての位相変換メモ
リ、３は上記位相変換アドレスを多重化し該多重化アド
レスに従ってメモリ４からデータを出力データ７として
読み出す多重化手段としての多重化回路である。
明の実施例２によるデータ位相変換装置の構成を示すブ
ロック図である。図２において、６は入力データ、７は
出力データ、１は書き込みアドレスを発生する書き込み
アドレス発生手段としての書き込みアドレス発生器、４
は上記書き込みアドレスに従って入力データ６を記憶す
るデータ記憶手段としてのメモリ、５ａ〜５ｎはデータ
の時分割に関する個々のタイムスロットに対応した読み
出しアドレスを発生する読み出しアドレス発生手段とし
ての読み出しアドレス発生器、２ａ〜２ｎは上記読み出
しアドレスを出力データ７の所望する順序に対応してそ
れぞれ位相変換する位相変換手段としての位相変換メモ
リ、３は上記位相変換アドレスを多重化し該多重化アド
レスに従ってメモリ４からデータを出力データ７として
読み出す多重化手段としての多重化回路である。
【００１３】次に動作について説明する。入力データ６
は書き込みアドレス発生器１からの書き込みアドレスに
従ってメモリ４に書き込まれる。個々のタイムスロット
に対応した読み出しアドレスは、読み出しアドレス発生
器５ａ〜５ｎから発生し、位相変換メモリ２ａ〜２ｎに
よって個々のタイムスロットの位相変換された位相変換
アドレスとなる。これらの位相変換アドレスは多重化回
路３で多重化されることにより、多重化アドレスとな
る。即ちメモリ４のデータを読み出すための読み出しア
ドレスとなる。この場合、読み出しアドレス発生器５ａ
から発生する読み出しアドレスをａ１，ａ２，ａ３，・
・・、読み出しアドレス発生器５ｂから発生する読み出
しアドレスをｂ１，ｂ２，ｂ３，・・・、読み出しアド
レス発生器５ｃから発生する読み出しアドレスをｃ１，
ｃ２，ｃ３，・・・、読み出しアドレス発生器５ｎから
発生する読み出しアドレスをｎ１，ｎ２，ｎ３，・・・
とすると、多重化回路３の出力である多重化アドレスは
ａ１，ｂ１，ｃ１，・・・，ｎ１，ａ２，ｂ２，ｃ２，
・・・，ｎ２，ａ３，ｂ３，ｃ３，・・・，ｎ３，・・
・となる。多重化回路３からの読み出しアドレスは上記
のように多重化されているので、入力データ６は分離せ
ずにそのままメモリ４に入力でき、メモリ４からは位相
変換された形で出力データ７として読み出される。
は書き込みアドレス発生器１からの書き込みアドレスに
従ってメモリ４に書き込まれる。個々のタイムスロット
に対応した読み出しアドレスは、読み出しアドレス発生
器５ａ〜５ｎから発生し、位相変換メモリ２ａ〜２ｎに
よって個々のタイムスロットの位相変換された位相変換
アドレスとなる。これらの位相変換アドレスは多重化回
路３で多重化されることにより、多重化アドレスとな
る。即ちメモリ４のデータを読み出すための読み出しア
ドレスとなる。この場合、読み出しアドレス発生器５ａ
から発生する読み出しアドレスをａ１，ａ２，ａ３，・
・・、読み出しアドレス発生器５ｂから発生する読み出
しアドレスをｂ１，ｂ２，ｂ３，・・・、読み出しアド
レス発生器５ｃから発生する読み出しアドレスをｃ１，
ｃ２，ｃ３，・・・、読み出しアドレス発生器５ｎから
発生する読み出しアドレスをｎ１，ｎ２，ｎ３，・・・
とすると、多重化回路３の出力である多重化アドレスは
ａ１，ｂ１，ｃ１，・・・，ｎ１，ａ２，ｂ２，ｃ２，
・・・，ｎ２，ａ３，ｂ３，ｃ３，・・・，ｎ３，・・
・となる。多重化回路３からの読み出しアドレスは上記
のように多重化されているので、入力データ６は分離せ
ずにそのままメモリ４に入力でき、メモリ４からは位相
変換された形で出力データ７として読み出される。
【００１４】実施例３（請求項２対応）．図３はこの発
明の実施例３によるデータ位相変換装置の構成を示すブ
ロック図である。図３において、図２に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。この実施例３では実施例２における出力データを入
力データ６１として与えることにより、実施例２におけ
る入力データを出力データ７１として出力するものであ
り、構成は実施例２と同じである。
明の実施例３によるデータ位相変換装置の構成を示すブ
ロック図である。図３において、図２に示す構成要素に
対応するものには同一の符号を付し、その説明を省略す
る。この実施例３では実施例２における出力データを入
力データ６１として与えることにより、実施例２におけ
る入力データを出力データ７１として出力するものであ
り、構成は実施例２と同じである。
【００１５】
【発明の効果】以上のように請求項１の発明によれば、
データの時分割に関する個々のタイムスロットに対応し
た書き込みアドレスを位相変換して多重化した書き込み
アドレスによって多重化入力データをデータ記憶手段に
書き込み、読み出しアドレスによって読み出すことによ
り、データ順序を入れ替えた別の多重化出力データとし
て出力するように構成したので、データ記憶手段として
のメモリが１つで済み、回路規模を小さくでき、回路構
成も簡略化できるという効果が得られる。
データの時分割に関する個々のタイムスロットに対応し
た書き込みアドレスを位相変換して多重化した書き込み
アドレスによって多重化入力データをデータ記憶手段に
書き込み、読み出しアドレスによって読み出すことによ
り、データ順序を入れ替えた別の多重化出力データとし
て出力するように構成したので、データ記憶手段として
のメモリが１つで済み、回路規模を小さくでき、回路構
成も簡略化できるという効果が得られる。
【００１６】請求項２の発明によれば、書き込みアドレ
スによって多重化入力データをデータ記憶手段に書き込
み、データの時分割に関する個々のタイムスロットに対
応した読み出しアドレスを位相変換して多重化した読み
出しアドレスによってデータ記憶手段からデータ順序を
入れ替えた別の多重化出力データとして出力するように
構成したので、データ記憶手段としてのメモリが１つで
済み、回路規模を小さくでき、回路構成も簡略化できる
という効果が得られる。
スによって多重化入力データをデータ記憶手段に書き込
み、データの時分割に関する個々のタイムスロットに対
応した読み出しアドレスを位相変換して多重化した読み
出しアドレスによってデータ記憶手段からデータ順序を
入れ替えた別の多重化出力データとして出力するように
構成したので、データ記憶手段としてのメモリが１つで
済み、回路規模を小さくでき、回路構成も簡略化できる
という効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施例１によるデータ位相変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】この発明の実施例２によるデータ位相変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】この発明の実施例３によるデータ位相変換装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来のデータ位相変換装置の構成を示すブロッ
ク図である。
ク図である。
１，１ａ〜１ｎ 書き込みアドレス発生器（書き込みア
ドレス発生手段） ２ａ〜２ｎ 位相変換メモリ（位相変換手段） ３ 多重化回路（多重化手段） ４ メモリ（データ記憶手段） ５ａ〜５ｎ 読み出しアドレス発生器（読み出しアドレ
ス発生手段） ６ 入力データ ７ 出力データ
ドレス発生手段） ２ａ〜２ｎ 位相変換メモリ（位相変換手段） ３ 多重化回路（多重化手段） ４ メモリ（データ記憶手段） ５ａ〜５ｎ 読み出しアドレス発生器（読み出しアドレ
ス発生手段） ６ 入力データ ７ 出力データ
Claims (2)
- 【請求項１】 時分割で多重化された入力データの順序
を入れ替えて別の多重化された出力データに変換するデ
ータ位相変換装置において、データの時分割に関する個
々のタイムスロットに対応した書き込みアドレスを発生
する複数の書き込みアドレス発生手段と、これらの書き
込みアドレス発生手段からの書き込みアドレスを上記出
力データの所望する順序に対応してそれぞれ位相変換す
る複数の位相変換手段と、これらの位相変換手段からの
位相変換アドレスを多重化する多重化手段と、この多重
化手段からの多重化アドレスに従って、上記入力データ
を記憶するデータ記憶手段と、このデータ記憶手段から
データを上記出力データとして読み出すための読み出し
アドレスを発生する読み出しアドレス発生手段とを備え
たことを特徴とするデータ位相変換装置。 - 【請求項２】 時分割で多重化された入力データの順序
を入れ替えて別の多重化された出力データに変換するデ
ータ位相変換装置において、書き込みアドレスを発生す
る書き込みアドレス発生手段と、上記書き込みアドレス
に従って上記入力データを記憶するデータ記憶手段と、
データの時分割に関する個々のタイムスロットに対応し
た読み出しアドレスを発生する複数の読み出しアドレス
発生手段と、これらの読み出しアドレス発生手段からの
読み出しアドレスを上記出力データの所望する順序に対
応してそれぞれ位相変換する複数の位相変換手段と、こ
れらの位相変換手段からの位相変換アドレスを多重化し
該多重化アドレスに従って上記データ記憶手段からデー
タを上記出力データとして読み出す多重化手段とを備え
たことを特徴とするデータ位相変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462493A JPH06233364A (ja) | 1993-01-29 | 1993-01-29 | データ位相変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3462493A JPH06233364A (ja) | 1993-01-29 | 1993-01-29 | データ位相変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06233364A true JPH06233364A (ja) | 1994-08-19 |
Family
ID=12419550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3462493A Pending JPH06233364A (ja) | 1993-01-29 | 1993-01-29 | データ位相変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06233364A (ja) |
-
1993
- 1993-01-29 JP JP3462493A patent/JPH06233364A/ja active Pending
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