JPS61135112A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61135112A JPS61135112A JP59257003A JP25700384A JPS61135112A JP S61135112 A JPS61135112 A JP S61135112A JP 59257003 A JP59257003 A JP 59257003A JP 25700384 A JP25700384 A JP 25700384A JP S61135112 A JPS61135112 A JP S61135112A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造における選択成長方法に関す
る。
る。
選択成長は結晶化阻止膜を用いて基板上の結晶成長を行
わない領域を覆い、必要な領域のみ選択的に結晶成長を
行う方法で、光・電子集積回路（ＯＥＩＣ）における、
異種デバイスを同一基板に集積する場合等に広く利用さ
れている。
わない領域を覆い、必要な領域のみ選択的に結晶成長を
行う方法で、光・電子集積回路（ＯＥＩＣ）における、
異種デバイスを同一基板に集積する場合等に広く利用さ
れている。
結晶化阻止膜としては一般に絶縁膜が用いられる。二酸
化珪素（Ｓｉ（ｈ）や窒化珪素（ＳｉＪｎ）では基板上
に成長した単結晶層と、結晶化阻止膜上に成長した多結
晶層との境界で異常成長が起るが、この点で窒化アルミ
ニウム（ＡＩＮ）が優れている。
化珪素（Ｓｉ（ｈ）や窒化珪素（ＳｉＪｎ）では基板上
に成長した単結晶層と、結晶化阻止膜上に成長した多結
晶層との境界で異常成長が起るが、この点で窒化アルミ
ニウム（ＡＩＮ）が優れている。
上記の単、多結晶境界の異常成長とは、成長した結晶層
が境界部で不連続となり、ここには多結晶が成長しない
で、また境界に近い種結晶粒径の大きい多結晶が成長す
る現象を云い、結晶化阻止膜を構成する物質に依存する
ようである。
が境界部で不連続となり、ここには多結晶が成長しない
で、また境界に近い種結晶粒径の大きい多結晶が成長す
る現象を云い、結晶化阻止膜を構成する物質に依存する
ようである。
しかし、結晶化阻止膜としてＡＩＮ膜１層構造では、こ
の膜にピンホールが多数あり、しかも膜厚を厚くしても
その数は減らない。そのためこの膜の上に成長した多結
晶層を除去する際、この膜の下の基板にエッチピントが
生成されて問題となっている。
の膜にピンホールが多数あり、しかも膜厚を厚くしても
その数は減らない。そのためこの膜の上に成長した多結
晶層を除去する際、この膜の下の基板にエッチピントが
生成されて問題となっている。
第４図（ａ）乃至（Ｃ）は従来例による＾ＩＮ膜１層構
造の結晶化阻止膜を用いた選択成長を工程順に示す基板
断面図である。
造の結晶化阻止膜を用いた選択成長を工程順に示す基板
断面図である。
第４図（ａ）において、ガリウム砒素（ＧａＡｓ）基板
１の上の結晶成長を行わない領域に、結晶化阻止膜とし
てＡＩＮＩ２Ｏ３着する。つぎにＧａＡｓ結晶の成長を
行うと、ＡＩＮＩ２Ｏ３には多結晶層３が、基板１の上
には単結晶層４が成長する。
１の上の結晶成長を行わない領域に、結晶化阻止膜とし
てＡＩＮＩ２Ｏ３着する。つぎにＧａＡｓ結晶の成長を
行うと、ＡＩＮＩ２Ｏ３には多結晶層３が、基板１の上
には単結晶層４が成長する。
５はＡＩＮＩ２Ｏ３ンホールを模式的に示す。
第４図中）において、多結晶層３をエツチングして除去
する。このときＡＩＮＩ２Ｏ３ンホール５を通じて基板
１にエッチビット６を生ずる。
する。このときＡＩＮＩ２Ｏ３ンホール５を通じて基板
１にエッチビット６を生ずる。
第４図（Ｃ）において、ＡＩＮＩ２Ｏ３去すると、基板
１上にはエッチビット６が残る。
１上にはエッチビット６が残る。
ＡＩＮ膜１層横１層構造化阻止膜を用いた選択成長にお
いては、この層に存在するピンホールのために基板にエ
ッチピットを生ずる。
いては、この層に存在するピンホールのために基板にエ
ッチピットを生ずる。
上記問題点の解決は、半導体基板、もしくは該半導体基
板上に被着された半導体層上の結晶成長を行わない領域
に、結晶化阻止膜として二酸化珪素膜と、窒化アルミニ
ウム膜を順次堆積して、前記半導体基板、もしくは半導
体層上に半導体結晶を選択成長する本発明による半導体
装置の製造方法、および半導体基板、もしくは該半導体
基板上に被着された半導体層上の結晶成長を行わない領
域に、結晶化阻止膜として第１の窒化アルミニウム膜と
中間膜と第２の窒化アルミニウム膜を順次堆積して、前
記半導体基板、もしくは半導体層上に半導体結晶を選択
成長する本発明による半導体装置の製造方法により達成
される。
板上に被着された半導体層上の結晶成長を行わない領域
に、結晶化阻止膜として二酸化珪素膜と、窒化アルミニ
ウム膜を順次堆積して、前記半導体基板、もしくは半導
体層上に半導体結晶を選択成長する本発明による半導体
装置の製造方法、および半導体基板、もしくは該半導体
基板上に被着された半導体層上の結晶成長を行わない領
域に、結晶化阻止膜として第１の窒化アルミニウム膜と
中間膜と第２の窒化アルミニウム膜を順次堆積して、前
記半導体基板、もしくは半導体層上に半導体結晶を選択
成長する本発明による半導体装置の製造方法により達成
される。
前記中間膜にチタン、タングステン、モリブデン等の高
融点遷移金属、もしくはコバールを用いると、熱膨張係
数が基板、および窒化アルミニウムに近い値を有するた
め効果的である。
融点遷移金属、もしくはコバールを用いると、熱膨張係
数が基板、および窒化アルミニウムに近い値を有するた
め効果的である。
本発明によれば
（１） 結晶化阻止膜の層数を増やして、貫通するピ
ンホールの数を確率的に減少させ、エッチピントの生成
を防止する。
ンホールの数を確率的に減少させ、エッチピントの生成
を防止する。
例えばピンホール密度を
５０．０００個／３．０００人厚７ｃｍ”。
ピンホールの面積を
１ 、０００ 人Ｘ１．０００ 人。
と仮定すると、２層にすることによりピンホール密度は
０．２５個／ （３，０００＋３．０００）０厚／ｃｍ
”。
”。
となる。
（２） 最上層にＡＩＮを用いるため車、多結晶層境
界の異常成長がない。
界の異常成長がない。
（３） 熱膨張係数がＡＩＮとＧａＡｓで略等しく
、５ｉ０２のそれが小さいことによって生ずる基板の熱
歪による変質が抑えられる。
、５ｉ０２のそれが小さいことによって生ずる基板の熱
歪による変質が抑えられる。
（４） ＡＩＮとＧａＡｓでＳｉＯ２を挟み、Ｓｉｎ
ｇの熱歪による変質が抑えられる。
ｇの熱歪による変質が抑えられる。
（５）熱膨張係数がＡＩＭ 、 ＧａＡｓ、、チタン（
Ｔｉ）、タングステン（−）、モリブデ７ （Ｍｏ）
、コバール間で略等しいため、基板の熱歪による変質が
抑えられる。
Ｔｉ）、タングステン（−）、モリブデ７ （Ｍｏ）
、コバール間で略等しいため、基板の熱歪による変質が
抑えられる。
第１図（ａｌ乃至（Ｃ１は本発明によるＡＩＮ／５ｉＯ
ｚ膜の２層構造の結晶化阻止膜を用いた選択成長を工程
順に示す基板断面図である。
ｚ膜の２層構造の結晶化阻止膜を用いた選択成長を工程
順に示す基板断面図である。
第１図（ａｌにおいて、ＧａＡｓ基板１の上の結晶成長
を行わない領域に、結晶化阻止膜としてそれぞれ厚さ３
．０００人の５ｉ０２膜７とＡＩＮＩ２Ｏ３次被着する
。つぎにＧａＡｓ結晶の成長を行うと、ＡＩＮＩ２Ｏ３
には多結晶層３が、基板１の上には単結晶層４が成長す
る。
を行わない領域に、結晶化阻止膜としてそれぞれ厚さ３
．０００人の５ｉ０２膜７とＡＩＮＩ２Ｏ３次被着する
。つぎにＧａＡｓ結晶の成長を行うと、ＡＩＮＩ２Ｏ３
には多結晶層３が、基板１の上には単結晶層４が成長す
る。
５はＡＩＮＩ２Ｏ３８はＳｉｎｇ膜７のピンホールを模
式的に示す。
式的に示す。
第１図（ｂ）において、多結晶層３をエツチングして除
去する。このときＡＩＮＩ２Ｏ３ンホール５と５ｉＯｚ
膜７のピンホール８が重なって２層を貫通する機会は極
めて少なくなり基板１にエッチピットを生ずる確率は減
る。
去する。このときＡＩＮＩ２Ｏ３ンホール５と５ｉＯｚ
膜７のピンホール８が重なって２層を貫通する機会は極
めて少なくなり基板１にエッチピットを生ずる確率は減
る。
第１図（Ｃ）において、ＡＩＮＩ２Ｏ３ｉＯ２膜７を除
去すると、基板１上にはエッチピットは殆ど生じていな
い。
去すると、基板１上にはエッチピットは殆ど生じていな
い。
第２図（ａｌ乃至（Ｃ１は本発明による＾ＩＮ／Ｔｉ／
＾ＩＮ膜の３Ｎ構造の結晶化阻止膜を用いた選択成長を
工程順に示す基板断面図である。
＾ＩＮ膜の３Ｎ構造の結晶化阻止膜を用いた選択成長を
工程順に示す基板断面図である。
第２図（ａ）において、ＧａＡｓ基板１の上の結晶成長
を行わない領域に、結晶化阻止膜として各厚さ３．００
０人のＡＩＮ膜９とＴｉ膜１０とＡＩＮＩ２Ｏ３次被着
する。つぎにＧａＡｓ結晶の成長を行うと、ＡＩＮＩ２
Ｏ３には多結晶層３が、基板１の上には単結晶層４が成
長する。
を行わない領域に、結晶化阻止膜として各厚さ３．００
０人のＡＩＮ膜９とＴｉ膜１０とＡＩＮＩ２Ｏ３次被着
する。つぎにＧａＡｓ結晶の成長を行うと、ＡＩＮＩ２
Ｏ３には多結晶層３が、基板１の上には単結晶層４が成
長する。
５はＡＩＮＩ２Ｏ３１１はＡＩＭ１０００ンホールを模
式的に示す。
式的に示す。
第２図（ｂ）において、多結晶層３をエツチングして除
去する。このときＡＩＮＩ２Ｏ３ンホール５とＡＩＮ膜
９のピンホール１１が重なって２層を貫通する機会は極
めて少なく、さらにＴｉ膜１０は極めて緻密なため、基
板１にエッチピットを生ずる確率はさらに減る。
去する。このときＡＩＮＩ２Ｏ３ンホール５とＡＩＮ膜
９のピンホール１１が重なって２層を貫通する機会は極
めて少なく、さらにＴｉ膜１０は極めて緻密なため、基
板１にエッチピットを生ずる確率はさらに減る。
第２図（Ｃ）において、ＡＩＮＩ２Ｏ３ｉ膜１０とＡＩ
Ｎ ［９を除去すると、基板１上にはエッチピットは殆
ど生じていない。
Ｎ ［９を除去すると、基板１上にはエッチピットは殆
ど生じていない。
第３図は本発明を適用して形成された０ＥＩＣの基板断
面図である。
面図である。
図において、左側は受光デバイスとしてＰＩＮａ型半導
体−絶縁体−・型半導体）ダイオード、右側は電子デバ
イスとしてＦＥＴ（電界効果トランジスタ）が形成され
ている。
体−絶縁体−・型半導体）ダイオード、右側は電子デバ
イスとしてＦＥＴ（電界効果トランジスタ）が形成され
ている。
半絶縁性ＧａＡｓ（Ｓｌ−ＧａＡｓ）基板３１のＰＩＮ
ダイオード形成部に凹部を形成する。
ダイオード形成部に凹部を形成する。
凹部を有する基板３１の上全面に、
キャリア濃度 厚さ 結晶 Ｎｏ。
１０’ ”ｃｍ−’ ２．５ ｐ ｍ ｎ ”−ＧａＡ
ｓ層 ３２１０”ｃ＋ｗ−’ ３．０μｍ ｎ−Ｇａ
Ａｓ層 ３３１０”ｃｍ−３０，５μ ｍ ｐ”
−ＡＩＧａＡｓ 層 ３４を順次成長し、凹部以
外の各層３４．３３．３２を除去し、凹部に形成された
各層３４．３３．３２を覆って、結晶化阻止層としてＡ
ＩＮ／５ｉＯｚ膜の２層膜を被着し、右側のＦＥＴ形成
層としてキャリア濃度１０Ｉ？ｃ＋ａ−’で厚さ０．２
μｍのｎ−ＧａＡｓ層３５を選択成長して形成する。
ｓ層 ３２１０”ｃ＋ｗ−’ ３．０μｍ ｎ−Ｇａ
Ａｓ層 ３３１０”ｃｍ−３０，５μ ｍ ｐ”
−ＡＩＧａＡｓ 層 ３４を順次成長し、凹部以
外の各層３４．３３．３２を除去し、凹部に形成された
各層３４．３３．３２を覆って、結晶化阻止層としてＡ
ＩＮ／５ｉＯｚ膜の２層膜を被着し、右側のＦＥＴ形成
層としてキャリア濃度１０Ｉ？ｃ＋ａ−’で厚さ０．２
μｍのｎ−ＧａＡｓ層３５を選択成長して形成する。
その上に厚さ３．０００人のＡ１層よりなるゲート電極
Ｇ、厚さ２．７００／３００人のＡｕ／ＡｕＧｅ層より
なるソース電極Ｓと、ドレイン電極りを形成する。
Ｇ、厚さ２．７００／３００人のＡｕ／ＡｕＧｅ層より
なるソース電極Ｓと、ドレイン電極りを形成する。
３６は厚さ２．４００／３００／３００ 人の＾ｕ／Ｚ
ｎ／ＡＵ層よりなるＰＩＮダイオードのｐ型側電極、３
７は厚さ２、７００／３００ 人のＡｕ／ＡｕＧｅ層よ
りなるＰＩＮダイオードのｎ型側電極である。
ｎ／ＡＵ層よりなるＰＩＮダイオードのｐ型側電極、３
７は厚さ２、７００／３００ 人のＡｕ／ＡｕＧｅ層よ
りなるＰＩＮダイオードのｎ型側電極である。
以上禅細に説明したように本発明によれば、結晶化阻止
膜の層数を増やして、貫通するピンホールの数を減少さ
せ、エッチピットの生成を抑えることができる。また最
上層にＡＩＮを用いるため単、多結晶層境界の異常成長
がなく、さらに基板の熱歪による変質を抑えることがで
きる。
膜の層数を増やして、貫通するピンホールの数を減少さ
せ、エッチピットの生成を抑えることができる。また最
上層にＡＩＮを用いるため単、多結晶層境界の異常成長
がなく、さらに基板の熱歪による変質を抑えることがで
きる。
第１図（ａ）乃至（Ｃ１は本発明による＾ＩＮ／ＳｉＯ
□膜の２層構造の結晶化阻止膜を用いた選択成長を工程
順に示す基板断面図、 第２図（ａ）乃至（Ｃ１は本発明によるＡＩＮ／Ｔｉ／
＾ＩＮ膜の３層構造の結晶化阻止膜を用いた選択成長を
工程順に示す基板断面図、 第３図は本発明を通用して形成された０ＥＩＣの基板断
面図、− 第４図（ａｌ乃至（Ｑ）は従来例によるＡＩＮ膜１層構
造の結晶化阻止膜を用いた選択成長を工程順に示す基板
断面図である。 図において、 １はＧａＡｓ基板、 ２は＾ＩＮ膜、３は多結晶
層 ４は単結晶層、 ５．８．１１はピンホール、 ６はエッチピット、 ７はＳｉＯ□膜、９はＡＩＮ膜
、 １０はＴｉ膜を示す。 拳ｌ■ ＩｊＰ、 ２１１２Ｊ
□膜の２層構造の結晶化阻止膜を用いた選択成長を工程
順に示す基板断面図、 第２図（ａ）乃至（Ｃ１は本発明によるＡＩＮ／Ｔｉ／
＾ＩＮ膜の３層構造の結晶化阻止膜を用いた選択成長を
工程順に示す基板断面図、 第３図は本発明を通用して形成された０ＥＩＣの基板断
面図、− 第４図（ａｌ乃至（Ｑ）は従来例によるＡＩＮ膜１層構
造の結晶化阻止膜を用いた選択成長を工程順に示す基板
断面図である。 図において、 １はＧａＡｓ基板、 ２は＾ＩＮ膜、３は多結晶
層 ４は単結晶層、 ５．８．１１はピンホール、 ６はエッチピット、 ７はＳｉＯ□膜、９はＡＩＮ膜
、 １０はＴｉ膜を示す。 拳ｌ■ ＩｊＰ、 ２１１２Ｊ
Claims (3)
- （１）半導体基板、もしくは該半導体基板上に被着され
た半導体層上の結晶成長を行わない領域に、結晶化阻止
膜として二酸化珪素膜と、窒化アルミニウム膜を順次堆
積して、前記半導体基板、もしくは半導体層上に半導体
結晶を選択成長することを特徴とする半導体装置の製造
方法。 - （２）半導体基板、もしくは該半導体基板上に被着され
た半導体層上の結晶成長を行わない領域に、結晶化阻止
膜として第１の窒化アルミニウム膜と中間膜と第２の窒
化アルミニウム膜を順次堆積して、前記半導体基板、も
しくは半導体層上に半導体結晶を選択成長することを特
徴とする半導体装置の製造方法。 - （３）前記中間膜がチタン、タングステン、モリブデン
等の高融点遷移金属、もしくはコバールであることを特
徴とする特許請求の範囲第２項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257003A JPS61135112A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257003A JPS61135112A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135112A true JPS61135112A (ja) | 1986-06-23 |
Family
ID=17300370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257003A Pending JPS61135112A (ja) | 1984-12-05 | 1984-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135112A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015030913A1 (en) * | 2013-08-27 | 2015-03-05 | Raytheon Company | Method for reducing growth of non-uniformities and autodoping during column iii-v growth into dielectric windows |
| JP2022056000A (ja) * | 2020-09-29 | 2022-04-08 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム |
-
1984
- 1984-12-05 JP JP59257003A patent/JPS61135112A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015030913A1 (en) * | 2013-08-27 | 2015-03-05 | Raytheon Company | Method for reducing growth of non-uniformities and autodoping during column iii-v growth into dielectric windows |
| US20150059640A1 (en) * | 2013-08-27 | 2015-03-05 | Raytheon Company | Method for reducing growth of non-uniformities and autodoping during column iii-v growth into dielectric windows |
| JP2016529731A (ja) * | 2013-08-27 | 2016-09-23 | レイセオン カンパニー | 誘電体ウィンドウ内へのｉｉｉ−ｖ族成長中の不均一性の成長及びオートドーピングを抑制する方法 |
| TWI555136B (zh) * | 2013-08-27 | 2016-10-21 | 雷森公司 | 在iii-v族材料成長於介電窗中的期間，用以減少不均勻性和自摻雜的方法 |
| JP2022056000A (ja) * | 2020-09-29 | 2022-04-08 | 株式会社Kokusai Electric | 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム |
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