JPS61125665A - 直列データ・リンクと入出力端末装置をインターフェースするアダプタ - Google Patents
直列データ・リンクと入出力端末装置をインターフェースするアダプタInfo
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- JPS61125665A JPS61125665A JP60177790A JP17779085A JPS61125665A JP S61125665 A JPS61125665 A JP S61125665A JP 60177790 A JP60177790 A JP 60177790A JP 17779085 A JP17779085 A JP 17779085A JP S61125665 A JPS61125665 A JP S61125665A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般にインターフニーイス回路装置に間する
ものであり、さらに具体的にいえば入出力装置をデータ
処理システムに接続するインターフニーイス回路装置に
関するものである。
ものであり、さらに具体的にいえば入出力装置をデータ
処理システムに接続するインターフニーイス回路装置に
関するものである。
Ｂ、開示の概要
表示装置を直列入出力チャネルに接続するための回路装
置（アダプタ）を開示する。この回路装置は、長さが不
定の直列メツセージを捕捉して、そのメツセージを非表
示期間に同期的に再生ＲＡＭＫ入れる。この回路装置は
、マイクロプロセッサを含んでおり、そのアドレス母線
とデータ母線がマイクロプロセッサＲＡＭに連結され、
制御回路構成を経て再生ＲＡＭのアドレス母線とデータ
母線に連結されている。データは高速度で直列入出力チ
ャネルからマイクロプロセッサＲＡＭＫ転送される。マ
イクロプロセッサが読取りコマンドを実行するとき、マ
イクロプロセッサＲＡＭは「読取り」モードとなり、再
生ＲＡＭは「書込み」モードとなる。マイクロプロセッ
サの選択されたアドレスにあるデータは、再生ＲＡＭの
同じアドレスに転送される。同様Ｋ、再生ＲＡＭからマ
イクロプロセッサＲＡＭにデータを転送することができ
る。このように、単一のコマンドを単一のアドレスで実
行すると、２つのＲＡＭが選択されることになる。
置（アダプタ）を開示する。この回路装置は、長さが不
定の直列メツセージを捕捉して、そのメツセージを非表
示期間に同期的に再生ＲＡＭＫ入れる。この回路装置は
、マイクロプロセッサを含んでおり、そのアドレス母線
とデータ母線がマイクロプロセッサＲＡＭに連結され、
制御回路構成を経て再生ＲＡＭのアドレス母線とデータ
母線に連結されている。データは高速度で直列入出力チ
ャネルからマイクロプロセッサＲＡＭＫ転送される。マ
イクロプロセッサが読取りコマンドを実行するとき、マ
イクロプロセッサＲＡＭは「読取り」モードとなり、再
生ＲＡＭは「書込み」モードとなる。マイクロプロセッ
サの選択されたアドレスにあるデータは、再生ＲＡＭの
同じアドレスに転送される。同様Ｋ、再生ＲＡＭからマ
イクロプロセッサＲＡＭにデータを転送することができ
る。このように、単一のコマンドを単一のアドレスで実
行すると、２つのＲＡＭが選択されることになる。
Ｃ９従来の技術
データ処理システムと入出力端末装置の間の通信を実現
するため、並列通信ネットワークが使われてきた。かか
る入出力端末装置には、表示装置、キーボード、スキャ
ナなどが含まれる。大部分のデータ処理システムおよび
関連する入出力端末装置は、その設計および操作方法が
様々である。幾分標準化された通信ネットワークを実現
するため、アダプタを使って通信ネットワークとの間で
データやその他の情報を捕捉し、伝達することがしばし
ばある。
するため、並列通信ネットワークが使われてきた。かか
る入出力端末装置には、表示装置、キーボード、スキャ
ナなどが含まれる。大部分のデータ処理システムおよび
関連する入出力端末装置は、その設計および操作方法が
様々である。幾分標準化された通信ネットワークを実現
するため、アダプタを使って通信ネットワークとの間で
データやその他の情報を捕捉し、伝達することがしばし
ばある。
並列通信ネットワークの場合、アダプタを並列データ母
ｌｓＫ接続する。入出力端末装置が表示装置の場合、デ
ータは非再生期間中Ｋ（典型的な場合、水平および垂直
再トレース中に）表示装置ＲＡＭから読み取られまたそ
れに書き込まれる。これは母線のタイミングに関して非
同期の事象なので、読み書き（Ｒ／Ｗ）制御論理が、非
表示期間にデータをＲＡＭに出し入れするのに必要な同
期を実現する。この方法はその所期目的には効果がある
が、複数ワイア・データ母線を必要とすることを含めて
、いくつかの欠点がある。かかる複数ワイア・データ母
線は通常は高価である。その上、データをマルチプレク
サ母線に乗せる主エンジンないし主システムのマイクロ
プロセッサが、アダプタを待つかまたはアダプタの割り
込みを受けなければならない。
ｌｓＫ接続する。入出力端末装置が表示装置の場合、デ
ータは非再生期間中Ｋ（典型的な場合、水平および垂直
再トレース中に）表示装置ＲＡＭから読み取られまたそ
れに書き込まれる。これは母線のタイミングに関して非
同期の事象なので、読み書き（Ｒ／Ｗ）制御論理が、非
表示期間にデータをＲＡＭに出し入れするのに必要な同
期を実現する。この方法はその所期目的には効果がある
が、複数ワイア・データ母線を必要とすることを含めて
、いくつかの欠点がある。かかる複数ワイア・データ母
線は通常は高価である。その上、データをマルチプレク
サ母線に乗せる主エンジンないし主システムのマイクロ
プロセッサが、アダプタを待つかまたはアダプタの割り
込みを受けなければならない。
直列通信ネットワークの場合、各端末装置と連関するデ
ータ形式変換回路が並列データ処理システムにあり、並
列データを直列データに変換し、直列データを一対の線
で各端末装置に伝達する。
ータ形式変換回路が並列データ処理システムにあり、並
列データを直列データに変換し、直列データを一対の線
で各端末装置に伝達する。
大部分のシステムでは、２本の追加線を使って直列デー
タを端末装置に運んでいる。直列データはもう一つのデ
ータ形式変換回路に送られ、そこで並列データに変換さ
れる。この装置では中央データ処理７ステムに少なくと
も２つのデータ形式変換回路が必要である。
タを端末装置に運んでいる。直列データはもう一つのデ
ータ形式変換回路に送られ、そこで並列データに変換さ
れる。この装置では中央データ処理７ステムに少なくと
も２つのデータ形式変換回路が必要である。
先行技術の回路構成の構成要素数を減らすことを目的と
した改良で、米国特許第４３７７８４８号にはデータ処
理システムで単一のデータ形式変換回路構成を使って、
並列・直列変換および直列・並列変換を実現するデータ
分配インターフェースが記載されている。
した改良で、米国特許第４３７７８４８号にはデータ処
理システムで単一のデータ形式変換回路構成を使って、
並列・直列変換および直列・並列変換を実現するデータ
分配インターフェースが記載されている。
Ｄ０発明が解決しようとする問題点
したがって、入出力装置を直列通信リンクに接続するた
めのより効率的なインターフニーイス回路構成を提供す
ることが、本発明の目的である。
めのより効率的なインターフニーイス回路構成を提供す
ることが、本発明の目的である。
Ｅ６問題点を解決するための手段
このインターフニーイス回路は、それ自体直列化／並列
化装置をもつマイクロプロセッサを含んでいる。データ
は、上位演算処理装置から直列通信リンクを経て受は取
られ、マイクロプロセッサの作業用記憶域に入れられる
。直列メツセージを受けとると、局所プロセッサはデー
タを操作して、それを表示装置の再生メモリー中のアド
レスと同じアドレスに入れる。事前指定された時間（で
きれば垂直再トレース時）ＶＣ１マイクロプロセッサの
アドレス母線が再生メモリーのアドレス母線に切り替え
られる。次にマイクロプロセッサは、それ自体の作業用
記憶域で「読取り」命令を、ただし再生メモリー中のア
ドレスと同じアドレスで実行する。このアドレスは、マ
イクロプロセッサ作業用記憶域に記憶されているデータ
によって更新される。その結果、処理装置の作業用記憶
域から読み取られたデータは、再生ＲＡＭに転送され、
その中の内容を更新することになる。同様に、単一の「
読取りコマンド」を使って、データを再生ＲＡＭからマ
イクロプロセッサＲＡＭＫ転送することができる。
化装置をもつマイクロプロセッサを含んでいる。データ
は、上位演算処理装置から直列通信リンクを経て受は取
られ、マイクロプロセッサの作業用記憶域に入れられる
。直列メツセージを受けとると、局所プロセッサはデー
タを操作して、それを表示装置の再生メモリー中のアド
レスと同じアドレスに入れる。事前指定された時間（で
きれば垂直再トレース時）ＶＣ１マイクロプロセッサの
アドレス母線が再生メモリーのアドレス母線に切り替え
られる。次にマイクロプロセッサは、それ自体の作業用
記憶域で「読取り」命令を、ただし再生メモリー中のア
ドレスと同じアドレスで実行する。このアドレスは、マ
イクロプロセッサ作業用記憶域に記憶されているデータ
によって更新される。その結果、処理装置の作業用記憶
域から読み取られたデータは、再生ＲＡＭに転送され、
その中の内容を更新することになる。同様に、単一の「
読取りコマンド」を使って、データを再生ＲＡＭからマ
イクロプロセッサＲＡＭＫ転送することができる。
Ｆ、実施例
第２図は、本発明のアダプタを使用できる分数式計算機
システムを示したものである。この分数式計算機システ
ムは、主プロセツサ１ｏを含んでいる。複数の高速直列
通信データ・リンク１２．１４．１６が、主プロセツサ
１０を複数のアダプタ１８．２０．２２に接続している
。各アダプタは、入出力装置（図示せず）を高速データ
・リンクに接続している。−例を挙げると、アダプタ２
２を使って、印刷装置を主プロセツサに接続することが
できる。またアダプタ２（］”を使ってキーボード（Ｋ
ＹＢＤ）を主プロセツサに相互接続することができる。
システムを示したものである。この分数式計算機システ
ムは、主プロセツサ１ｏを含んでいる。複数の高速直列
通信データ・リンク１２．１４．１６が、主プロセツサ
１０を複数のアダプタ１８．２０．２２に接続している
。各アダプタは、入出力装置（図示せず）を高速データ
・リンクに接続している。−例を挙げると、アダプタ２
２を使って、印刷装置を主プロセツサに接続することが
できる。またアダプタ２（］”を使ってキーボード（Ｋ
ＹＢＤ）を主プロセツサに相互接続することができる。
最後Ｋ、アダプタを使ってビデオ・ディスプレイ装置を
主プロセツサに接続することができる。
主プロセツサに接続することができる。
典型的なインストレージョンでは、ブータラ入出力装置
で収集し、各アダプタで処理し、直列データ・リンクを
介して主プロセツサに転送する。
で収集し、各アダプタで処理し、直列データ・リンクを
介して主プロセツサに転送する。
また、特定装置用のデータをデータ・リンクを経てアダ
プタから当該の入出力装置に転送する。
プタから当該の入出力装置に転送する。
本発明は、その他の環境にも使用できるが、表示装置を
第２図の主プロセツサに接続する際に効果がち９、以下
ではそのような環境のものとして説明することにする。
第２図の主プロセツサに接続する際に効果がち９、以下
ではそのような環境のものとして説明することにする。
しかし、これは本発明の範囲を制限するものではない。
本発明の範囲から外れることなく以下で説明するアダプ
タに小さな変更および調整を加えることは、当業者の熟
練の範囲内に含まれる。
タに小さな変更および調整を加えることは、当業者の熟
練の範囲内に含まれる。
第１図は、本発明の教示にもとづくアダプタの構成図で
ある。このアダプタは、マイクロプロセッサ装置（ＭＰ
Ｕ）２４を含んでいる。このマイクロプロセッサ装置は
、アダプタの主制御装置である。この目的のため、アダ
プタの入出力ボートが直列データ・リンクに連結されて
いる。マイクロプロセッサ２４は、さら忙直列化／並列
化装置（図示せず）を含んでいる。これは直列データ・
リンクから直列データを受は取って並列データに変換し
、ＭＰＵデータ母線２６上にそれを出力するものである
。さらに１マイクログロセノサ２４は、（ＭＰ Ｕ
ｔｏ ｄｉｓｐｌａｙ） という制御信号を生成し
、その一つの出力ビンに出力する。第１図では、この信
号は生成されるとＰＩＮ（Ｐｉ 。
ある。このアダプタは、マイクロプロセッサ装置（ＭＰ
Ｕ）２４を含んでいる。このマイクロプロセッサ装置は
、アダプタの主制御装置である。この目的のため、アダ
プタの入出力ボートが直列データ・リンクに連結されて
いる。マイクロプロセッサ２４は、さら忙直列化／並列
化装置（図示せず）を含んでいる。これは直列データ・
リンクから直列データを受は取って並列データに変換し
、ＭＰＵデータ母線２６上にそれを出力するものである
。さらに１マイクログロセノサ２４は、（ＭＰ Ｕ
ｔｏ ｄｉｓｐｌａｙ） という制御信号を生成し
、その一つの出力ビンに出力する。第１図では、この信
号は生成されるとＰＩＮ（Ｐｉ 。
１）！１４から出力される。もちろん、この信号を別の
出力ビンから出力することもできる。後で説明するよう
Ｋ、この信号の機能は、読み書き制御論理回路構成２８
（詳細は後で示す）Ｋ通知して必要な制御信号を生成さ
せ、記憶域ＭＰＵ ＲＡＭｈｏに記録されているデー
タを第２の記憶手段である表示装置ＲＡＭ３２に転送で
きるようにすることである。同様に、（Ｄｉｓｐｌａｙ
ｔｏ ＭＰＵ）という信号がマイクロプロセッサに
よって生成され、ピン（ｐｌ、２）から出力される。こ
の信号の機能は、読み書き制御論理回路２８に通知して
、適当な制御信号を生成させ、データを表示装置ＲＡＭ
５２からＭＰＵ ＲＡＭ３０に流れることができるよ
うにすることである。その（ＤｉｓｐｌｉＬ＞’ｔｏＭ
ＰＵ）信号は、導線６６を経て読み書き制御論理回路２
８に送られる。ＭＰＵ２４また書込み（ＷＲ）信号と読
取り（ＲＤ）信号を生成して出力する。読取り信号と書
込み信号は、それぞれ導線４０および４２を経て読み書
き制御論理回路２８に送られる。後で説明するように、
ＭＰＵ２４が“読取り”コマンドを実行し、選択された
ＲＡＭが読取りモードになると、もう一方のＲＡＭは書
込みモードになり、読取りモードのＲＡＭの特定アドレ
スから読取られた情報は、書込みモードのＲＡＭの同じ
アドレスに書き込まれる。
出力ビンから出力することもできる。後で説明するよう
Ｋ、この信号の機能は、読み書き制御論理回路構成２８
（詳細は後で示す）Ｋ通知して必要な制御信号を生成さ
せ、記憶域ＭＰＵ ＲＡＭｈｏに記録されているデー
タを第２の記憶手段である表示装置ＲＡＭ３２に転送で
きるようにすることである。同様に、（Ｄｉｓｐｌａｙ
ｔｏ ＭＰＵ）という信号がマイクロプロセッサに
よって生成され、ピン（ｐｌ、２）から出力される。こ
の信号の機能は、読み書き制御論理回路２８に通知して
、適当な制御信号を生成させ、データを表示装置ＲＡＭ
５２からＭＰＵ ＲＡＭ３０に流れることができるよ
うにすることである。その（ＤｉｓｐｌｉＬ＞’ｔｏＭ
ＰＵ）信号は、導線６６を経て読み書き制御論理回路２
８に送られる。ＭＰＵ２４また書込み（ＷＲ）信号と読
取り（ＲＤ）信号を生成して出力する。読取り信号と書
込み信号は、それぞれ導線４０および４２を経て読み書
き制御論理回路２８に送られる。後で説明するように、
ＭＰＵ２４が“読取り”コマンドを実行し、選択された
ＲＡＭが読取りモードになると、もう一方のＲＡＭは書
込みモードになり、読取りモードのＲＡＭの特定アドレ
スから読取られた情報は、書込みモードのＲＡＭの同じ
アドレスに書き込まれる。
ＭＰＵ２４は、さらに、アドレス・ラッチ使用可能（Ａ
ＬＥ）信号を生成するが、この信号は導線４４を経てラ
ッチ４６に送られる。ＡＬＥ信号が活動状態のとき、ポ
ート０で生成されＭＰＵデータ母線２６を経て送られる
アドレスの低位バイトが、ラッチ４６にラッチされる。
ＬＥ）信号を生成するが、この信号は導線４４を経てラ
ッチ４６に送られる。ＡＬＥ信号が活動状態のとき、ポ
ート０で生成されＭＰＵデータ母線２６を経て送られる
アドレスの低位バイトが、ラッチ４６にラッチされる。
第２図では、制御信号はマイクロプロセッサの上記のボ
ートから取り出すものとして示しであるが、もちろんこ
れは本発明の範囲を制限するものと解釈してはならない
。各ポートは相互に交換でき、他のボートを使ってこの
アダプタを制御するための信号を生成することもできる
。また、装置制御装置として製造された既存のマイクロ
プロセッサを含み、そしてそれだけに限定されない任意
の論理装置の集合をＭＰＵ２４の代りに使用することも
できる。
ートから取り出すものとして示しであるが、もちろんこ
れは本発明の範囲を制限するものと解釈してはならない
。各ポートは相互に交換でき、他のボートを使ってこの
アダプタを制御するための信号を生成することもできる
。また、装置制御装置として製造された既存のマイクロ
プロセッサを含み、そしてそれだけに限定されない任意
の論理装置の集合をＭＰＵ２４の代りに使用することも
できる。
本発明の良好な実施例では、マイクロプロセッサ装置２
４は、インテル社（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔ製
の８０５１ ８ビツト・マイクロコンピュータである。
４は、インテル社（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔ製
の８０５１ ８ビツト・マイクロコンピュータである。
このマイクロコンピュータの操作および構造は、インテ
ル社の説明書に記載されており、したがってここでは詳
しいことは述べない。またラッチ４６は、ラッチ８個ま
たはテキサス・インストルメンツ社（Ｔｅｘａｓ Ｉｎ
ｓｔｒｕｍｅｎｔｓ Ｉｎｃ）製の単一パッケージの
形のＤ型フリップ・フロップ（カタログ番号７４ＬＳ５
７５）８個を含んでいる。このラッチ手段の電気的詳細
および特性は、テキサス・インストルメンツ社が出して
いる文献に完全に記載されており、これらの装置の操作
と構造の詳しい情報を知りたければ、それを参照すると
よい。
ル社の説明書に記載されており、したがってここでは詳
しいことは述べない。またラッチ４６は、ラッチ８個ま
たはテキサス・インストルメンツ社（Ｔｅｘａｓ Ｉｎ
ｓｔｒｕｍｅｎｔｓ Ｉｎｃ）製の単一パッケージの
形のＤ型フリップ・フロップ（カタログ番号７４ＬＳ５
７５）８個を含んでいる。このラッチ手段の電気的詳細
および特性は、テキサス・インストルメンツ社が出して
いる文献に完全に記載されており、これらの装置の操作
と構造の詳しい情報を知りたければ、それを参照すると
よい。
さらに第１図を参照すると、データ母線２６は、ラッチ
４６、陰極線管制御装置（ＣＲＴＣ）５０、ＭＰＵ
ＲＡＭ３０、およびトランシーバ（ＸＣＶＲ）５２に接
続されている。ＣＲＴ制御装置５０は、ＭＰＵ２４とラ
スター走査ＣＲＴ表示装置の間のインターフニーイスと
なる。これは既存装置であり、その構造と電気回路の詳
細はここには示さないことにする。本発明の良好な具体
例では、モトローラ（Ｍｏｔｏｒｏｌａ）社製のＭＣ６
８４５ＣＲＴ制御装置を使用したというだけで充分であ
る。
４６、陰極線管制御装置（ＣＲＴＣ）５０、ＭＰＵ
ＲＡＭ３０、およびトランシーバ（ＸＣＶＲ）５２に接
続されている。ＣＲＴ制御装置５０は、ＭＰＵ２４とラ
スター走査ＣＲＴ表示装置の間のインターフニーイスと
なる。これは既存装置であり、その構造と電気回路の詳
細はここには示さないことにする。本発明の良好な具体
例では、モトローラ（Ｍｏｔｏｒｏｌａ）社製のＭＣ６
８４５ＣＲＴ制御装置を使用したというだけで充分であ
る。
このＣＲＴ制御装置の詳細については、モトローラ社の
文献を参照するとよい。ＣＲＴ制御装置（ＣＲＴＣ）ア
ドレス母線５７はマルチプレクサ（ＭＵＸ ）５４４Ｃ
接続されている。また文字スライス・アドレス母線５６
が文字発生機構ＲＯＭ（読取り専用メモ！Ｊ−）５８に
通じている。母線５６上の信号の機能は、表示すべき文
字の特定の水平スライスのアドレスを文字発生機構ＲＯ
Ｍ５８に送ることである。ＣＲＴ制御装置５０が生成す
る文字スライスのアドレスと、表示装置ＲＡＭ３２が生
成する文字自体とが組み合されて、文字発成機構ＲＯＭ
５８に、特定の文字の特定のスライスを指示するアドレ
スを与える。この文字発生機構ＲＯＭ５８からのスライ
ス出力が、シフト・レジスタ６６に印加され、そこで直
列データ・ストリーム即ちビデオ出力６７に変換され、
それを使ってラスター走査ＣＲＴ表示装置でビームがオ
ンおよびオフに切り換えられる。。
文献を参照するとよい。ＣＲＴ制御装置（ＣＲＴＣ）ア
ドレス母線５７はマルチプレクサ（ＭＵＸ ）５４４Ｃ
接続されている。また文字スライス・アドレス母線５６
が文字発生機構ＲＯＭ（読取り専用メモ！Ｊ−）５８に
通じている。母線５６上の信号の機能は、表示すべき文
字の特定の水平スライスのアドレスを文字発生機構ＲＯ
Ｍ５８に送ることである。ＣＲＴ制御装置５０が生成す
る文字スライスのアドレスと、表示装置ＲＡＭ３２が生
成する文字自体とが組み合されて、文字発成機構ＲＯＭ
５８に、特定の文字の特定のスライスを指示するアドレ
スを与える。この文字発生機構ＲＯＭ５８からのスライ
ス出力が、シフト・レジスタ６６に印加され、そこで直
列データ・ストリーム即ちビデオ出力６７に変換され、
それを使ってラスター走査ＣＲＴ表示装置でビームがオ
ンおよびオフに切り換えられる。。
クロック６０によってクロック・パルスが生成され、導
線６２を経てＣＲＴ制御装置５０に、また導線６４を経
てシフト・レジスタ６６に送られる。
線６２を経てＣＲＴ制御装置５０に、また導線６４を経
てシフト・レジスタ６６に送られる。
さらに第１図を参照すると、ＭＰＵアドレス母線４８は
、マルチプレクサ５４によって表示装置ＲＡＭ５２のア
ドレス母線６８に連結されている。
、マルチプレクサ５４によって表示装置ＲＡＭ５２のア
ドレス母線６８に連結されている。
（Ｓｅｌｅｃｔ）という信号が線１０６によって読み書
き制御論理回路２８からマルチプレクサ５４に送られる
。マルチプレクサ５４の機能は、アドレス母線が表示装
置ＲＡＭアドレス母線６８に印加されるかを選択するこ
とである。（Ｓｅｌｅｃｔ）信号は、マルチプレクサ５
４がどのソースからアドレスを印加するのかを決定する
のに使われる。ある状態のとき、ＣＲＴＣアドレス母線
５７が選択され、別の状態ではＭＰＵアドレス母線４８
が選択される。
き制御論理回路２８からマルチプレクサ５４に送られる
。マルチプレクサ５４の機能は、アドレス母線が表示装
置ＲＡＭアドレス母線６８に印加されるかを選択するこ
とである。（Ｓｅｌｅｃｔ）信号は、マルチプレクサ５
４がどのソースからアドレスを印加するのかを決定する
のに使われる。ある状態のとき、ＣＲＴＣアドレス母線
５７が選択され、別の状態ではＭＰＵアドレス母線４８
が選択される。
本発明の良好な実施例では、タンデム接続されたテキサ
ス・インストルメンツ社製のマルチプレクサ（番号５Ｎ
７４ ＬＳ１５７）５本を使用した。もちろん、本発
明の範囲から外れることなく、別のマルチプレクサ構成
を使用することもできる。
ス・インストルメンツ社製のマルチプレクサ（番号５Ｎ
７４ ＬＳ１５７）５本を使用した。もちろん、本発
明の範囲から外れることなく、別のマルチプレクサ構成
を使用することもできる。
表示装置ＲＡＭ３２のアドレス母線６８はＲＡＭ５２を
マルチプレクサ５４に接続する。またＲＡＭ３２のデー
タ母線７０は、ＲＡＭ３２を文字発成機構ＲＯＭ５８に
連結する。トランシーバ５２はＲＡＭ５２のデータ母線
６８をＭＰＵデータ母線２６に連結する。このトランシ
ーバ５２は既存の装置であり、その機能はデータ母線間
の非同期両方向通信を可能忙することである。この装置
は、データが表示装置ＲＡＭデータ母線７０からＭＰＵ
データ母線へまたその逆の方向に流れることができるよ
うＫする。本発明の良好な実施例では、テキサス・イン
ストルメンツ社製の７４ＬＳ２４５トラン７−バを使用
した。
マルチプレクサ５４に接続する。またＲＡＭ３２のデー
タ母線７０は、ＲＡＭ３２を文字発成機構ＲＯＭ５８に
連結する。トランシーバ５２はＲＡＭ５２のデータ母線
６８をＭＰＵデータ母線２６に連結する。このトランシ
ーバ５２は既存の装置であり、その機能はデータ母線間
の非同期両方向通信を可能忙することである。この装置
は、データが表示装置ＲＡＭデータ母線７０からＭＰＵ
データ母線へまたその逆の方向に流れることができるよ
うＫする。本発明の良好な実施例では、テキサス・イン
ストルメンツ社製の７４ＬＳ２４５トラン７−バを使用
した。
さらに第１図を参照すると、上記各コンポーネントを使
用可能にして、データを表示装置ＲＡＭ６２からＭＰＵ
ＲＡＭ３０にまたはＭＰＵ ＲＡＭ３０から表示
装置ＲＡＭ３２に流させる制御信号が、読み書き制御論
理回路手段２８によって生成される。この制御論理回路
は、読取り信号、書込み信号、（ＭＰＵ ｔｏ ｄ
ｉｓｐｌａｙ）制御信号または、（Ｄｉｓｐｌａｙ
ｔｏ ＭＰＵ ）制御信号によって活動化される。こ
れらの制御信号は、ＭＰＵ２４によって生成され、それ
ぞれ導線４２．４０．５４．６８を経て読み書き制御論
理回路２８に送られる。読み書き制御論理回路２８は、
入力信号を処理して、それから表示装置ＲＡＭ読取り（
ＯＥ）信号、表示装置ＲＡＭ書込み（ＷＥ ）信号、Ｍ
ＰＵ、ＲＡＭ読取り（ＯＥ）信号、ＭＰＵ ＲＡＭ書
込み（ＷＥ）信号、トランシーバ許可信号、トランシー
バ方向信号およびマルチプレクサ選択信号を生成する。
用可能にして、データを表示装置ＲＡＭ６２からＭＰＵ
ＲＡＭ３０にまたはＭＰＵ ＲＡＭ３０から表示
装置ＲＡＭ３２に流させる制御信号が、読み書き制御論
理回路手段２８によって生成される。この制御論理回路
は、読取り信号、書込み信号、（ＭＰＵ ｔｏ ｄ
ｉｓｐｌａｙ）制御信号または、（Ｄｉｓｐｌａｙ
ｔｏ ＭＰＵ ）制御信号によって活動化される。こ
れらの制御信号は、ＭＰＵ２４によって生成され、それ
ぞれ導線４２．４０．５４．６８を経て読み書き制御論
理回路２８に送られる。読み書き制御論理回路２８は、
入力信号を処理して、それから表示装置ＲＡＭ読取り（
ＯＥ）信号、表示装置ＲＡＭ書込み（ＷＥ ）信号、Ｍ
ＰＵ、ＲＡＭ読取り（ＯＥ）信号、ＭＰＵ ＲＡＭ書
込み（ＷＥ）信号、トランシーバ許可信号、トランシー
バ方向信号およびマルチプレクサ選択信号を生成する。
これらの各信号は、当該の導線を経てトランシーバ５２
、ＭＰＵ ＲＡＭ３０、表示装置ＲＡＭ５２、および
マルチプレクサ５４に送られる。例えば、マルチプレク
サ選択（ＳＥＬＥＣＴ）信号は導線１０６上に生成され
る。
、ＭＰＵ ＲＡＭ３０、表示装置ＲＡＭ５２、および
マルチプレクサ５４に送られる。例えば、マルチプレク
サ選択（ＳＥＬＥＣＴ）信号は導線１０６上に生成され
る。
トランシーバ方向信号は導線１０８上に、トランシーバ
許可信号は導線１１０上に、ＭＰＵ ＲＡＭ ＯＥ
倍信号導線１１０上Ｋ、ＭＰＵ ＲＡＭＷＥ信号は導
線１１４上に、表示装置ＲＡＭ ＯＥ倍信号導線１１
６上に、また表示装置ＲＡＭＷＥ信号は導線１１８上に
生成される。
許可信号は導線１１０上に、ＭＰＵ ＲＡＭ ＯＥ
倍信号導線１１０上Ｋ、ＭＰＵ ＲＡＭＷＥ信号は導
線１１４上に、表示装置ＲＡＭ ＯＥ倍信号導線１１
６上に、また表示装置ＲＡＭＷＥ信号は導線１１８上に
生成される。
第３図は、読み書き制御論理回路２８の詳細を示したも
のである。この回路は、１対のＮＡＮＤ論理回路ブロッ
ク７０．７２を含んでいる。ＭＰＵから出た読取り信号
は、ＮＡＮＤブロック７０の一つの入力端子に送られる
。ＮＡＮＤブロック７０のもう一方の入力端子に送られ
る信号は、ＮＯＲブロック７４からインバータ７６を経
てくる出力である。ＮＡＮＤブロック７０から出る出力
は、導線７８を経てＮＯＲブロック８０に送られる。Ｎ
ＯＲブロック８０のもう一つの入力はＮＡＮＤブロック
８４かも送られる。このＮＡＮＤブａツク８４は両方向
ＮＡＮＤブロックであ５．ＭＰＵから読取り信号と（Ｍ
ＰＵ ｔｏ ｄｉｓｐｌａｙ）信号を供給される。
のである。この回路は、１対のＮＡＮＤ論理回路ブロッ
ク７０．７２を含んでいる。ＭＰＵから出た読取り信号
は、ＮＡＮＤブロック７０の一つの入力端子に送られる
。ＮＡＮＤブロック７０のもう一方の入力端子に送られ
る信号は、ＮＯＲブロック７４からインバータ７６を経
てくる出力である。ＮＡＮＤブロック７０から出る出力
は、導線７８を経てＮＯＲブロック８０に送られる。Ｎ
ＯＲブロック８０のもう一つの入力はＮＡＮＤブロック
８４かも送られる。このＮＡＮＤブａツク８４は両方向
ＮＡＮＤブロックであ５．ＭＰＵから読取り信号と（Ｍ
ＰＵ ｔｏ ｄｉｓｐｌａｙ）信号を供給される。
同様にＮＡＮＤブロック８６は両方向ＮＡＮＤブロック
であり、読取り信号と（Ｄｉｓｐｌａｙ ｔｏ Ｍ
ＰＵ）信号を供給される。ＮＯＲブロック８０からの出
力は読取り信号ＭＰＵＲＡＭ ＯＥである。ＭＰＵ
ＲＡＭへの書込み信号（ＭＰＵ ＲＡＭ ＷＥ）
は、ＮＯＲプｏ７り８２から出力される。ＮＯＲ；ｙｅ
ｔツク８２への入力は、ＮＡＮＤブロック７２および８
６の出力から形成される。ＮＡＮＤブロック７２は両方
向ＮＡＮＤブロックであり、書込み信号および、ＮＯＲ
ブロック７４からインバータ７６を経てくる出力を供給
される。
であり、読取り信号と（Ｄｉｓｐｌａｙ ｔｏ Ｍ
ＰＵ）信号を供給される。ＮＯＲブロック８０からの出
力は読取り信号ＭＰＵＲＡＭ ＯＥである。ＭＰＵ
ＲＡＭへの書込み信号（ＭＰＵ ＲＡＭ ＷＥ）
は、ＮＯＲプｏ７り８２から出力される。ＮＯＲ；ｙｅ
ｔツク８２への入力は、ＮＡＮＤブロック７２および８
６の出力から形成される。ＮＡＮＤブロック７２は両方
向ＮＡＮＤブロックであり、書込み信号および、ＮＯＲ
ブロック７４からインバータ７６を経てくる出力を供給
される。
（Ｏｕｔｐｕｔ ｅｎａｂｌｅ ｔｏ ＸＣＶＲ）
信号がＮＡＮＤブロック８８から生成される。ＮＡＮＤ
ブロック８４および８６からの出力はそれぞれＮＡＮＤ
ブロック８８に送られる。（Ｓｅｌｅｃｔ Ｌｉｎｅ
ｔｏ ｍｕｌｔｉｐｌｅｘｏｒｓ）信号がＮＯＲブロ
ック７４から生成される。ＮＯＲブロック７４への入力
信号は、（Ｄｉｓｐｌａｙ ｔｏ ＭＰＵ）信号と（
ＭＰＵ ｔｏ ｄｉｓｐｌａｙ）信号である。
信号がＮＡＮＤブロック８８から生成される。ＮＡＮＤ
ブロック８４および８６からの出力はそれぞれＮＡＮＤ
ブロック８８に送られる。（Ｓｅｌｅｃｔ Ｌｉｎｅ
ｔｏ ｍｕｌｔｉｐｌｅｘｏｒｓ）信号がＮＯＲブロ
ック７４から生成される。ＮＯＲブロック７４への入力
信号は、（Ｄｉｓｐｌａｙ ｔｏ ＭＰＵ）信号と（
ＭＰＵ ｔｏ ｄｉｓｐｌａｙ）信号である。
ＲＡＭへの読取り信号（表示装置ＲＡＭ ＯＥ）は、
ＮＡＮＤブロック９０．９２とＮＯＲブロック９４によ
って生成される。ＮＡＮＤブロック９０．９２への入力
は、読取り信号、（ＤｉｓｐｌａｙｔｏＭＰＵ）信号お
よび（ＭＰＵ ｔｏ ｄｉｓｐｌａｙ）信号である
。ＮＡＮＤブロック９０．９２からの出力は、当該の導
線を経てＮＯＲブロック９４に送られる。
ＮＡＮＤブロック９０．９２とＮＯＲブロック９４によ
って生成される。ＮＡＮＤブロック９０．９２への入力
は、読取り信号、（ＤｉｓｐｌａｙｔｏＭＰＵ）信号お
よび（ＭＰＵ ｔｏ ｄｉｓｐｌａｙ）信号である
。ＮＡＮＤブロック９０．９２からの出力は、当該の導
線を経てＮＯＲブロック９４に送られる。
最後に、第３図で表示装置ＲＡＭ ＷＥ（書き込み）
と記した表示装置ＲＡＭ３２への書込み信号が、ＮＡＮ
Ｄブロック９６から出力される。ＮＡＮＤブロック９６
への入力は、（ｄｉｓｐｌａｙｔｏ ＭＰＵ）信号お
よび書込み信号から゛供給される。
と記した表示装置ＲＡＭ３２への書込み信号が、ＮＡＮ
Ｄブロック９６から出力される。ＮＡＮＤブロック９６
への入力は、（ｄｉｓｐｌａｙｔｏ ＭＰＵ）信号お
よび書込み信号から゛供給される。
第４図は、ＭＰＵ ＲＡＭ中の情報のコピーを表示装
置ＲＡＭ３２に転送できるようにインテル社の８０５１
ＭＰＵをプログラミングする際の流れ図を示したもので
ある。表示装置ＲＡＭのコピーをＭＰＵ ＲＡＭＫ転
送するには、Ｐｌ、１ではなくてＰｌ、２（第２図）を
セットし消去すべきことに注意すべきである。また、入
力条件は、データ・ポインタ（ＤＰＴＲ）をコピーすベ
キＲＡＭの開始アドレスにセントすること、および（Ｍ
ＰＵ中の）レジスタＲＯがコピーすべきバイト数を含ん
でいることである。
置ＲＡＭ３２に転送できるようにインテル社の８０５１
ＭＰＵをプログラミングする際の流れ図を示したもので
ある。表示装置ＲＡＭのコピーをＭＰＵ ＲＡＭＫ転
送するには、Ｐｌ、１ではなくてＰｌ、２（第２図）を
セットし消去すべきことに注意すべきである。また、入
力条件は、データ・ポインタ（ＤＰＴＲ）をコピーすベ
キＲＡＭの開始アドレスにセントすること、および（Ｍ
ＰＵ中の）レジスタＲＯがコピーすべきバイト数を含ん
でいることである。
さらに、第４図を参照すると、ブロック９６は、プロセ
ッサを制御するプロセスの第１ステツプを定義する。こ
の最初のステップは、出力ＰＩＮＦ １ 、１ （第２
図）を論理”０”にセットすることを要求する機能ステ
ップである。プログラムは、ブロック９６からブロック
９８に移り、そこでＭＰＵ［取シコマンドがプロセッサ
によって実行される。次にプログラムはブロック１００
に移り、そこでアドレス・ポインタとカウンタが増分さ
れる。次にプログラムはブロック１０２に移す、そこで
アドレスの全範囲がコピーされたかどうかを決定する。
ッサを制御するプロセスの第１ステツプを定義する。こ
の最初のステップは、出力ＰＩＮＦ １ 、１ （第２
図）を論理”０”にセットすることを要求する機能ステ
ップである。プログラムは、ブロック９６からブロック
９８に移り、そこでＭＰＵ［取シコマンドがプロセッサ
によって実行される。次にプログラムはブロック１００
に移り、そこでアドレス・ポインタとカウンタが増分さ
れる。次にプログラムはブロック１０２に移す、そこで
アドレスの全範囲がコピーされたかどうかを決定する。
アドレスの全範囲がコピーされている場合、プログラム
はブロック１０４に移り、Ｐｌ。
はブロック１０４に移り、Ｐｌ。
１を論理″１″にセットして、このルーチンから出る。
しかし、ブロック１０２でアドレスの全範囲がコピーさ
れていない場合、プログラムはループに入り、アドレス
の全範囲がバッファにコピーされるまで、コピー動作お
よびアドレス・カウンタの更新を続ける。前述のように
、同じルーチンを使って、表示装置バッファからＭＰＵ
バッファへのデータ転送を行うことができる。その場合
は、Ｐｌ、１（ＭＰＵ ｔｏ Ｄｉｓｐｌａｙ）の
代りに、ｐｉ。
れていない場合、プログラムはループに入り、アドレス
の全範囲がバッファにコピーされるまで、コピー動作お
よびアドレス・カウンタの更新を続ける。前述のように
、同じルーチンを使って、表示装置バッファからＭＰＵ
バッファへのデータ転送を行うことができる。その場合
は、Ｐｌ、１（ＭＰＵ ｔｏ Ｄｉｓｐｌａｙ）の
代りに、ｐｉ。
２（Ｄｉｓｐｌａｙ ｔｏ ＭＰＵ）がセントされ
る。
る。
表１は、第３図の論理回路の読み書き論理真理値表を示
したものである。この表の最初の４欄はＭＰＵ２４（第
１図）から読み書き制御論理回路２８に出力される入力
信号を表わす。次の７欄は、それらの入力信号の結果、
読み書き制御論理回路２８から生成される出力信号を表
わす。最後の欄は、与えられる機能を表わす。各欄中の
記号は、各信号の状態を表わす。通常のプロセッサの読
取りを行うには、論理回路手段への読取り線上の信号が
ダウン状態でなければならない。書込み線はアップでな
ければならず、（ＭＰＵ ｔｏ ｄｉｓｐｌａｙ）
信号は論理１、（ｄｉｓｐｌａｙ ｔｏ ＭＰＵ）信
号は論理１でなければならない。出力の際は、（ＭＰＵ
ＯＥ）信号がダウンであり、ＭＰＵ書込み信号は論
理１であり、表示装置読取シ信号は論理Ｏであり、表示
装置書込み信号は論理１である。この第１の例から明ら
かなようＫ、この表は自明であり、したがって各機能の
説明は行わないことにする。この表を読み取る際、記号
廿は低レベルの活動パルスを示すことに注意しなければ
ならない。
したものである。この表の最初の４欄はＭＰＵ２４（第
１図）から読み書き制御論理回路２８に出力される入力
信号を表わす。次の７欄は、それらの入力信号の結果、
読み書き制御論理回路２８から生成される出力信号を表
わす。最後の欄は、与えられる機能を表わす。各欄中の
記号は、各信号の状態を表わす。通常のプロセッサの読
取りを行うには、論理回路手段への読取り線上の信号が
ダウン状態でなければならない。書込み線はアップでな
ければならず、（ＭＰＵ ｔｏ ｄｉｓｐｌａｙ）
信号は論理１、（ｄｉｓｐｌａｙ ｔｏ ＭＰＵ）信
号は論理１でなければならない。出力の際は、（ＭＰＵ
ＯＥ）信号がダウンであり、ＭＰＵ書込み信号は論
理１であり、表示装置読取シ信号は論理Ｏであり、表示
装置書込み信号は論理１である。この第１の例から明ら
かなようＫ、この表は自明であり、したがって各機能の
説明は行わないことにする。この表を読み取る際、記号
廿は低レベルの活動パルスを示すことに注意しなければ
ならない。
これで詳しい説明は終わる。
アダプタの詳しい構成について説明したので、次にその
動作について説明する。動作にあたっては、データを上
位演算処理装置即ち主プロセツサ（第１図）から受は取
ると、データがＭＰＵ ＲＡＭ５ｏ（第２図）に入れ
られる。データがＭＰＵ ＲＡＭ！１０中にあると、
ＭＰＵ２４はそのデータが表示装置ＲＡＭ５２にある場
合と同じアドレスでデータを操作する。別の言い方をす
ると、ＭＰＵ ＲＡＭ３０および表示装置ＲＡＭ３２
の共通アドレス即ち同一アドレスを使って、同一データ
が記憶される。垂直再トレース時間に、ＭＰＵアドレス
母線４８がマルチプレクサ５４によって表示装置ＲＡＭ
アドレス母線６８に切シ替えられる。そこでＭＰＵ２４
は、ＭＰＵ ＲＡＭ５０に含まれるデータによって更
新されるべき表示装置ＲＡＭ３２のアドレスにおいて読
取り命令を実行する。ＭＰＵ ＲＡＭ３０は読取りモ
ードとなり、表示装置ＲＡＭ３２は書込みモードとなる
。
動作について説明する。動作にあたっては、データを上
位演算処理装置即ち主プロセツサ（第１図）から受は取
ると、データがＭＰＵ ＲＡＭ５ｏ（第２図）に入れ
られる。データがＭＰＵ ＲＡＭ！１０中にあると、
ＭＰＵ２４はそのデータが表示装置ＲＡＭ５２にある場
合と同じアドレスでデータを操作する。別の言い方をす
ると、ＭＰＵ ＲＡＭ３０および表示装置ＲＡＭ３２
の共通アドレス即ち同一アドレスを使って、同一データ
が記憶される。垂直再トレース時間に、ＭＰＵアドレス
母線４８がマルチプレクサ５４によって表示装置ＲＡＭ
アドレス母線６８に切シ替えられる。そこでＭＰＵ２４
は、ＭＰＵ ＲＡＭ５０に含まれるデータによって更
新されるべき表示装置ＲＡＭ３２のアドレスにおいて読
取り命令を実行する。ＭＰＵ ＲＡＭ３０は読取りモ
ードとなり、表示装置ＲＡＭ３２は書込みモードとなる
。
表示装置ＲＡＭ３２とＭＰＵ ＲＡＭ３０のデー夕母
線は、トラン／−バ５２を介して接続されている。ＭＰ
Ｕ２４がＭＰＵ ＲＡＭ３０から読み取った各アドレ
スは、表示装置ＲＡＭ３２の同じ位置に書き込まれる。
線は、トラン／−バ５２を介して接続されている。ＭＰ
Ｕ２４がＭＰＵ ＲＡＭ３０から読み取った各アドレ
スは、表示装置ＲＡＭ３２の同じ位置に書き込まれる。
非表示期間に一連のアドレスを調べることにより、表示
装置ＲＡＭ３２におけるデータが更新される。表示装置
ＲＡＭ３２から読み取りの間ＭＰＵ ＲＡＭ５０を書
き込みモードにおくことＫよってこの過程は逆の方向に
も働く。その結果、このアダプタは、中間的な長さの直
列メツセージを取り出して表示装置ＲＡＭ５２に入れる
。
装置ＲＡＭ３２におけるデータが更新される。表示装置
ＲＡＭ３２から読み取りの間ＭＰＵ ＲＡＭ５０を書
き込みモードにおくことＫよってこの過程は逆の方向に
も働く。その結果、このアダプタは、中間的な長さの直
列メツセージを取り出して表示装置ＲＡＭ５２に入れる
。
第１図は、本発明の教示を具体化した計算機システムの
構成図、 第２図は、本発明の教示にもとづ〈発明の構成図、 第３図は、読み書き制御回路構成の詳細を示したもので
ある。 第４図は、アダプタのマイクロプロセッサをプログラミ
ングするための流れ図である。 第４Ｍ 置列テーワリシク 第２図
構成図、 第２図は、本発明の教示にもとづ〈発明の構成図、 第３図は、読み書き制御回路構成の詳細を示したもので
ある。 第４図は、アダプタのマイクロプロセッサをプログラミ
ングするための流れ図である。 第４Ｍ 置列テーワリシク 第２図
Claims (1)
- 【特許請求の範囲】 直列データ・リンクと表示装置をインターフェースする
アダプタであつて、 直列データ・リンクから送られたデータを記憶するため
の第１記憶手段、 表示データを記憶するための第２記憶手段、第２記憶手
段に接続されたアドレス母線、 第２記憶手段に接続されたデータ母線、 直列データ・リンクに連結され、許可信号を生成し得る
マイクロプロセッサ、 第１記憶手段とマイクロプロセッサを相互接続するため
の共通アドレス母線、 第１記憶手段とマイクロプロセッサを相互接続するため
の共通データ母線 データ母線と共通データ母線の間のデータの流れを制御
するための第１制御手段、 アドレス母線と共通アドレス母線を相互接続するための
第２制御手段、 許可信号に応答して第１及び第２制御手段を使用可能に
し、マイクロプロセッサが第１のコマンドを実行すると
き第１記憶手段の選択されたアドレスにあるデータが第
２記憶手段の同じアドレスに転送され、マイクロプロセ
ッサが第１のコマンドを実行するとき第２記憶手段の該
選択アドレスにあるデータが第１記憶手段に転送される
ようにする第３制御手段、 を含む、直列データ・リンクと表示装置をインターフェ
ースするアダプタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67251284A | 1984-11-19 | 1984-11-19 | |
| US672512 | 1984-11-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125665A true JPS61125665A (ja) | 1986-06-13 |
| JPH0419569B2 JPH0419569B2 (ja) | 1992-03-30 |
Family
ID=24698864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177790A Granted JPS61125665A (ja) | 1984-11-19 | 1985-08-14 | 直列データ・リンクと入出力端末装置をインターフェースするアダプタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4959773A (ja) |
| EP (1) | EP0182097B1 (ja) |
| JP (1) | JPS61125665A (ja) |
| DE (1) | DE3587062T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257393A (en) * | 1989-04-19 | 1993-10-26 | Jrm Consultants, Inc. | Serially controlled programmable test network |
| AU624274B2 (en) * | 1989-11-20 | 1992-06-04 | Digital Equipment Corporation | Data format for packets of information |
| TW198107B (ja) * | 1991-02-28 | 1993-01-11 | Ibm | |
| US5613156A (en) * | 1994-09-27 | 1997-03-18 | Eastman Kodak Company | Imaging system with 1-N Parallel channels, each channel has a programmable amplifier and ADC with serial controller linking and controlling the amplifiers and ADCs |
| JP3636148B2 (ja) * | 2002-03-07 | 2005-04-06 | セイコーエプソン株式会社 | 表示ドライバ、電気光学装置、及び表示ドライバのパラメータ設定方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890866A (ja) * | 1981-11-26 | 1983-05-30 | Hitachi Ltd | 画像情報伝送装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3774161A (en) * | 1971-05-14 | 1973-11-20 | Raytheon Co | Visual display system |
| US4023142A (en) * | 1975-04-14 | 1977-05-10 | International Business Machines Corporation | Common diagnostic bus for computer systems to enable testing concurrently with normal system operation |
| US4075695A (en) * | 1976-06-01 | 1978-02-21 | Raytheon Company | Display processor system |
| US4232376A (en) * | 1979-03-15 | 1980-11-04 | Rca Corporation | Raster display refresh system |
| US4513390A (en) * | 1979-06-08 | 1985-04-23 | Planning Research Corporation | System for digital transmission and synthesis of integrated data |
| US4322812A (en) * | 1979-10-16 | 1982-03-30 | Burroughs Corporation | Digital data processor providing for monitoring, changing and loading of RAM instruction data |
| US4398265A (en) * | 1980-09-15 | 1983-08-09 | Motorola, Inc. | Keyboard and display interface adapter architecture |
| US4443863A (en) * | 1981-06-16 | 1984-04-17 | International Business Machines Corporation | Timer driven display updating |
| US4575803A (en) * | 1981-12-30 | 1986-03-11 | Semco Instruments, Inc. | Engine monitor and recorder |
| US4559620A (en) * | 1982-09-14 | 1985-12-17 | Mobil Oil Corporation | Mass memory system addressing circuit |
| US4574358A (en) * | 1982-09-14 | 1986-03-04 | Mobil Oil Corporation | Monitor display control |
| JPS5960480A (ja) * | 1982-09-29 | 1984-04-06 | フアナツク株式会社 | デイスプレイ装置 |
| US4573115A (en) * | 1983-10-28 | 1986-02-25 | Standard Oil Company (Indiana) | Supervisory control system for remotely monitoring and controlling at least one operational device |
| JPS60117327A (ja) * | 1983-11-30 | 1985-06-24 | Fuji Xerox Co Ltd | ディスプレイ装置 |
| US4608688A (en) * | 1983-12-27 | 1986-08-26 | At&T Bell Laboratories | Processing system tolerant of loss of access to secondary storage |
| US4656596A (en) * | 1984-07-23 | 1987-04-07 | Texas Instruments Incorporated | Video memory controller |
-
1985
- 1985-08-14 JP JP60177790A patent/JPS61125665A/ja active Granted
- 1985-10-15 EP EP85113094A patent/EP0182097B1/en not_active Expired - Lifetime
- 1985-10-15 DE DE8585113094T patent/DE3587062T2/de not_active Expired - Fee Related
-
1988
- 1988-01-07 US US07/143,283 patent/US4959773A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890866A (ja) * | 1981-11-26 | 1983-05-30 | Hitachi Ltd | 画像情報伝送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0182097A2 (en) | 1986-05-28 |
| US4959773A (en) | 1990-09-25 |
| JPH0419569B2 (ja) | 1992-03-30 |
| DE3587062T2 (de) | 1993-08-12 |
| DE3587062D1 (de) | 1993-03-18 |
| EP0182097B1 (en) | 1993-02-03 |
| EP0182097A3 (en) | 1990-03-14 |
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