KR100222183B1 - Pci-버스와 y-버스간의 인터페이스 콘트롤장치 - Google Patents

Pci-버스와 y-버스간의 인터페이스 콘트롤장치 Download PDF

Info

Publication number
KR100222183B1
KR100222183B1 KR1019970007479A KR19970007479A KR100222183B1 KR 100222183 B1 KR100222183 B1 KR 100222183B1 KR 1019970007479 A KR1019970007479 A KR 1019970007479A KR 19970007479 A KR19970007479 A KR 19970007479A KR 100222183 B1 KR100222183 B1 KR 100222183B1
Authority
KR
South Korea
Prior art keywords
bus
controller
pci
data
interface
Prior art date
Application number
KR1019970007479A
Other languages
English (en)
Other versions
KR19980072575A (ko
Inventor
박선호
박춘우
서광수
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970007479A priority Critical patent/KR100222183B1/ko
Publication of KR19980072575A publication Critical patent/KR19980072575A/ko
Application granted granted Critical
Publication of KR100222183B1 publication Critical patent/KR100222183B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0016—Inter-integrated circuit (I2C)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0024—Peripheral component interconnect [PCI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)

Abstract

[청구범위에 기재된 발명이 속한 기술분야]
PCI-버스와 Y-버스간의 인터페이스 콘트롤장치
[발명이 해결하려고 하는 기술적 과제]
종래 중대형 시스템에서 버스간의 데이터 차이때문에 자기 진단과 보드 제어를 위해서 별도로 특수한 진단 보드를 설계하는데, 이때 소요되는 시간 및 개발비용 문제를 해결하고자 한 것임.
[발명의 해결방법의 요지]
8비트로 동작하는 상기 Y-버스(50)에 접속되고 입출력 디바이스에 대한 인터럽트를 콘트롤하는 인터럽트 콘트롤러(10)와; 상기 Y-버스(50)에 접속되고 두개의 직접회로간의 데이터를 I2C-버스를 통해 인터페이스해주는 I2C-버스 콘트롤러(20)와; 상기 인터럽트 콘트롤러(10)와 I2C-버스 콘트롤러(50) 및 에스램(30)이 접속된 Y-버스(50)와 32비트로 동작하는 상기 PCI-버스(60)간의 데이터 인터페이스를 콘트롤하는 버스 콘트롤러(40)로 이루어짐을 특징으로 한 것이다.
[발명의 중요한 용도]
자기 진단과 보드 제어를 행하는 중대형 시스템에 적용되는 것임.

Description

PCI-버스와 Y-버스간의 인터페이스 콘트롤장치
일반적으로, 종래의 중대형 시스템에서는 자기 진단과 보드 제어를 행할시 버스간의 데이터 차이(PCI-버스는 32비트로 동작, Y-버스는 8비트로 동작) 때문에 별도로 특수한 진단 보드를 설계한다.
따라서 상기와 같은 종래의 인터페이스장치는 자기 진단과 보드 제어를 행할시 버스간의 데이터 차이(PCI-버스는 32비트로 동작, Y-버스는 8비트로 동작)때문에 별도로 특수한 진단 보드를 설계하므로 개발 비용과 시간이 많이 소요되는 문제점이 있었다.
따라서 본 발명은 상기와 같은 종래 인터페이스시 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서, 본 발명의 목적은 32비트로 동작하는 PCI-버스와, 그 하단에 장착되고 8비트로 동작하는 디바이스(SARM, IOPIC, I2C-버스)간의 효율적인 인터페이스를 구현하여 시스템에 부가되는 로드를 저감하고 데이터 전송속도를 향상토록 한 PCI-버스 콘트롤장치를 제공하는데 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적인 수단은, 8비트로 동작하는 Y-버스에 접속되고 입출력 디바이스에 대한 인터럽트를 콘트롤하는 인터럽트 콘트롤러와; 상기 Y-버스에 접속되고 두개의 직접회로간의 데이터를 I2C-버스를 통해 인터페이스 해주는 I2C-버스 콘트롤러와; 상기 인터럽트 콘트롤러와 I2C-버스 콘트롤러 및 에스램이 접속된 Y-버스와 32비트로 동작하는 PCI-버스간의 데이터 인터페이스를 콘트롤하는 버스 콘트롤러로 이루어진다.
이하, 본 발명의 바람직한 실시예에 대한 작용 효과를 설명하면 다음과 같다.
제1도는 본 발명에 의한 PCI-버스와 Y-버스간의 인터페이스 콘트롤장치 블록 구성도.
제2도는 제1도의 Y-버스 콘트롤러의 상세 블록 구성도.
제3도는 제2도의 바이트 변환부 상세 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 인터럽트 콘트롤러 20 : I2C-버스 콘트롤러
30 : 에스램 40 : 버스 콘트롤러
50 : Y-버스 60 : PCI-버스
제1도는 본 발명에 의한 PCI-버스와 Y-버스간의 인터페이스 콘트롤장치 블록 구성도이다.
이에 도시한 바와 같이, 8비트로 동작하는 Y-버스(50)에 접속되고 입출력 디바이스에 대한 인터럽트를 콘트롤하는 인터럽트 콘트롤러(10)와, 상기 Y-버스(50)에 접속되고 두개의 직접회로간의 데이터를 I2C-버스를 통해 인터페이스 해주는 I2C-버스 콘트롤러(20)와, 상기 인터럽트 콘트롤러(10)와 I2C-버스 콘트롤러(50) 및 에스램(30)이 접속된 Y-버스(50)와 32비트로 동작하는 PCI-버스(60)간의 데이터 인터페이스를 콘트롤하는 버스 콘트롤러(40)로 구성되었다.
상기에서, 버스 콘트롤러(40)는 상기 PCI-버스(60)에 접속되어 32비트의 데이터 인터페이스를 행하는 PCI-버스 인터페이스부(41)와, 상기 PCI-버스 인터페이스부(41)로부터 얻어지는 프레임신호에 따라 32비트를 8비트로 변환토록 하는 제어를 행하고 그 변환된 8비트의 데이터를 리드/라이트하도록 하는 신호를 발생해주는 콘트롤러(42)와, 상기 콘트롤러(42)의 제어에 따라 상기 PCI-버스 인터페이스부(41)로부터 얻어지는 32비트를 Y-버스에 맞는 8비트 데이터로 변환하고 이의 역변환을 수행하는 바이트 변환부(43)와, 상기 콘트롤러(42)에서 발생한 리드/라이트 신호에 따라 상기 바이트 변환부(43)에서 변환된 8비트 데이터를 리드/라이트하여 상기 Y-버스(50)로 인터페이스 해주는 Y-버스 인터페이스부(44)로 구성되었다.
또한, 상기 바이트 변환부(43)는 상기 PCI-버스 인터페이스부(41)에서 전달되는 32비트 데이터를 바이트 인에이블 신호에 따라 1바이트씩만 래치하여 출력시키는 제1 내지 제4 플립플롭(43a-43d)과, 상기 제1 내지 제4 플립플롭(43a-43d)에서 각각 출력되는 데이터와 설정된 데이터를 비교하여 선택신호를 발생하여 상기 콘트롤러(42)로 전달해주는 제1 및 제2 비교기(43e)(43f)와, 상기 제1 내지 제4 플립플롭(43a-43d)에서 각각 출력되는 1바이트 데이터를 각각 버퍼링하여 순차 출력하는 제1 내지 제4 버퍼(43g-43j)와, 상기 제1 내지 제4 버퍼(43g-43j)에서 각각 출력되는 1바이트 데이터에 대한 페리티를 생성하여 상기 콘트롤러(42)로 전달해주는 패리티 생성부(43k)로 구성되었다.
이와 같이 구성된 본 발명에 의한 PCI-버스와, Y-버스간의 인터페이스 콘트롤장치의 작용을 설명하면 다음과 같다.
먼저, 본 발명에 의한 PCI-버스와 Y-버스간의 인터페이스 콘트롤장치는 크게 바이트 변환(SWAP)기능과 DMA(Direct Memory Access)기능이 있다.
설명의 편리함을 위해 먼저 첫번째 기능인 바이트 변환기능을 설명하면 다음과 같다.
버스 콘트롤러(40)는 PCI-버스(60)로부터 전송되는 32비트의 데이터를 PCI-버스 인터페이스부(41)로 인터페이스하면, 그 32비트를 Y-버스(50)로 전송해주기 위해 프레임 정보(FRAME)를 콘트롤러(42)로 전달해주게 되고, 이에 따라 콘트롤러(42)는 그 전달되는 프레임 정보(FRAME)로 부터 32비트(4바이트)를 8비트(1바이트)로 변환하기 위한 각각의 제어신호(ADLE, ADOE, DIR, DLE<3..0>, YDOE<3..>)를 생성하여 바이트 변환부(43)를 제어함과 동시에 상기 바이트 변환부(43)에서 변환된 1바이트(8비트)의 데이터를 Y-버스(50)로 인터페이스하도록 하는 리드/라이트(READ/WRITE)신호를 생성하여 Y-버스 인터페이스부(44)로 전달한다.
그러면 바이트 변환부(43)는 제3도에 도시된 바와 같이, 상기 PCI-버스 인터페이스부(41)로부터 전달되는 4바이트(32비트)의 데이터(AD<31..0>를 상기 콘트롤러(42)에서 얻어지는 제어신호(ADOE, ADLE)에 따라 제1 내지 제4 플립플롭(43a-43d)에서 각 1바이트씩 데이터 입력 순서대로 래치하여 출력하게 된다.
이와 같이 제1 내지 제4 플립플롭(43a-43d)에서 1바이트씩의 데이터가 출력되면, 제1 및 제2 비교기(43e)(43f)는 그 입력되는 데이터가 1바이트가 되면 선택신호(SEL<1..0>를 발생하여 상기한 콘트롤러(42)에 전달해주게 되고, 아울러 제1 내지 제4 버퍼(43g-43j)는 상기 제1 내지 제4 플립플롭(43a-43d)에서 각각 얻어지는 1바이트의 데이터를 각각 버퍼링하여 Y-버스 인터페이스부(44)로 전달해주게 된다.
이때, 페리티 생성부(43)는 상기 제1 내지 제4 버퍼(43g-43j)에서 1바이트씩의 데이터가 출력되면, 그 출력되는 1바이트(8비트)에 대한 페리티(PAR-IN)를 생성하여 상기 콘트롤러(42)에 전달해주어 페리티 검출이 이루어지도록 한다.
한편, Y-버스 인터페이스부(44)는 상기와 같이 입력되는 1바이트(8비트)씩의 데이터를 상기 콘트롤러(42)에서 출력되는 리드/라이트신호에 따라 기록 및 출력하게 된다.
이렇게 출력되는 1바이트(8비트)의 데이터는 Y-버스(50)에 접속된 에스램(30)으로 전달되어 임시 저장되거나, I2C-버스 콘트롤러(20)로 전달되거나 다른 디바이스로 전달되어진다.
그리고 상기한 Y-버스(50)에서 출력되는 8비트의 데이터는 전술한 버스 콘트롤러(40)에서 32비트(4바이트)로 변환되어 상기 PCI-버스(60)로 전송된다.
다음으로, 본 발명의 두번째 기능은 하단에 장착된 디바이스중에서 외부로 디스플레이할 데이터의 전송이 이루어지는 에스램(30)과 I2C-버스 콘트롤러(20)간의 직접 메모리 액세스기능이다.
이는 PCI-버스단에서 Y-버스단으로의 데이터 전송 동작이 아닌 상태(프레임 신호가 동기되지 않은 상태)에서 DMA작업이 이루어지며, 에스램(30)에서 I2C버스쪽으로 디스플레이 데이터가 직접 전송되어지는데, 콘트롤러(42)에서 에스램(30)에는 리드신호를 I2C버스단에는 라이트신호를 주어서 DMA동작이 이루어지도록 한다.
이상에서 상세히 설명한 바와 같이 본 발명은 32비트로 동작하는 PCI-버스와 그 하단에 장착되고 8비트로 동작하는 Y-버스(Y-BUS)에 접속된 디바이스(SARM, IOPIC, I2C-버스)간의 효율적인 인터페이스 구현이 가능하여 시스템에 부가되는 로드를 저감하고 데이터 전송속도를 향상시킬 수 있는 효과가 있다.
본 발명은 PCI-버스(BUS)와 Y-버스(Y-BUS)간의 인터페이스 콘트롤에 관한 것으로, 특히 32비트로 동작하는 PCI-버스와, 그 하단에 장착되고 8비트로 동작하는 Y-버스(Y-BUS)에 접속된 디바이스(SARM, IOPIC, I2C-버스)간의 효율적인 인터페이스를 구현하여 시스템에 부가되는 로드를 저감하고 데이터 전송속도를 향상토록 한 PCI-버스 콘트롤장치에 관한 것이다.

Claims (3)

  1. PCI-버스와 Y-버스간의 인터페이스장치에 있어서, 8비트로 동작하는 상기 Y-버스(50)에 접속되고 입출력 디바이스에 대한 인터럽트를 콘트롤하는 인터럽트 콘트롤러(10)와; 상기 Y-버스(50)에 접속되고 두개의 직접회로간의 데이터를 I2C-버스를 통해 인터페이스 해주는 I2C-버스 콘트롤러(20)와; 상기 인터럽트 콘트롤러(10)와 I2C-버스 콘트롤러(50) 및 에스램(30)이 접속된 Y-버스(50)와 32비트로 동작하는 상기 PCI-버스(60)간의 데이터 인터페이스를 콘트롤하는 버스 콘트롤러(40)를 포함하여 구성된 것을 특징으로 하는 PCI-버스와 Y-버스간의 인터페이스 콘트롤장치.
  2. 제1항에 있어서, 상기 버스 콘트롤러(40)는 상기 PCI-버스(60)에 접속되어 32비트의 데이터 인터페이스를 행하는 PCI-버스 인터페이스부(41)와, 상기 PCI-버스 인터페이스부(41)로부터 얻어지는 프레임신호에 따라 32비트를 8비트로 변환토록 하는 제어를 행하고 그 변환된 8비트의 데이터를 리드/라이트하도록 하는 신호를 발생해주는 콘트롤러(42)와, 상기 콘트롤러(42)의 제어에 따라 상기 PCI-버스 인터페이스부(41)로부터 얻어지는 32비트를 Y-버스에 맞는 8비트 데이터로 변환하고 이의 역변환을 수행하는 바이트 변환부(43)와, 상기 콘트롤러(42)에서 발생한 리드/라이트 신호에 따라 상기 바이트 변환부(43)에서 변환된 8비트 데이터를 리드/라이트하여 상기 Y-버스(50)로 인터페이스 해주는 Y-버스 인터페이스부(44)로 구성된 것을 특징으로 하는 PCI-버스와 Y-버스간의 인터페이스 콘트롤장치.
  3. 제1항에 있어서, 상기 바이트 변환부(43)는 상기 PCI-버스 인터페이스부(41)에서 전달되는 32비트 데이터를 바이트 인에이블 신호에 따라 1바이트씩만 래치하여 출력시키는 제1 내지 제4 플립플롭(43a-43d)과, 상기 제1 내지 제4 플립플롭(43a-43d)에서 각각 출력되는 데이터와 설정된 데이터를 비교하여 선택신호를 발생하여 상기 콘트롤러(42)에 전달해주는 제1 및 제2 비교기(43e)(43f)와, 상기 제1 내지 제4 플립플롭(43a-43d)에서 각각 출력되는 1바이트 데이터를 각각 버퍼링하여 순차 출력하는 제1 내지 제4 버퍼(43g-43j)와, 상기 제1 내지 제4 버퍼(43g-43j)에서 각각 출력되는 1바이트 데이터에 대한 페리티를 생성하여 상기 콘트롤러(42)로 전달해주는 패리티 생성부(43k)로 구성된 것을 특징으로 하는 PCI-버스와 Y-버스간의 인터페이스 콘트롤장치.
KR1019970007479A 1997-03-06 1997-03-06 Pci-버스와 y-버스간의 인터페이스 콘트롤장치 KR100222183B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970007479A KR100222183B1 (ko) 1997-03-06 1997-03-06 Pci-버스와 y-버스간의 인터페이스 콘트롤장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970007479A KR100222183B1 (ko) 1997-03-06 1997-03-06 Pci-버스와 y-버스간의 인터페이스 콘트롤장치

Publications (2)

Publication Number Publication Date
KR19980072575A KR19980072575A (ko) 1998-11-05
KR100222183B1 true KR100222183B1 (ko) 1999-10-01

Family

ID=19498906

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970007479A KR100222183B1 (ko) 1997-03-06 1997-03-06 Pci-버스와 y-버스간의 인터페이스 콘트롤장치

Country Status (1)

Country Link
KR (1) KR100222183B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100392383B1 (ko) * 2000-12-27 2003-07-23 한국전자통신연구원 분할 버스를 가진 반도체 칩
KR20020066636A (ko) * 2001-02-13 2002-08-21 엘지이노텍 주식회사 디지털 셋탑박스 프로세서간의 통신 방법

Also Published As

Publication number Publication date
KR19980072575A (ko) 1998-11-05

Similar Documents

Publication Publication Date Title
US7506093B2 (en) Apparatus and method for converting parallel and serial PCI hot plug signals
US7467250B2 (en) Data transfer control device and electronic instrument generating interface signal of signal type according to interface information set in internal register
US6847335B1 (en) Serial communication circuit with display detector interface bypass circuit
EP0658852A3 (en) Computer system with derived local bus
US7836240B2 (en) Interface arrangement for a system on a chip suitable for outputting higher-frequency signals for operating peripheral devices, and use thereof
US6484273B1 (en) Integrated EJTAG external bus interface
KR100222183B1 (ko) Pci-버스와 y-버스간의 인터페이스 콘트롤장치
US6470404B1 (en) Asynchronous communication device
KR100259293B1 (ko) 디티브이의 온-스크린 디스플레이 처리장치
JP2632395B2 (ja) バス接続装置
KR100284420B1 (ko) 디지털 비디오 캡쳐 보드
KR100616451B1 (ko) 영상신호를 표시장치에 적용하기 위한 단일 반도체 칩
KR890002144Y1 (ko) 레이저 프린터의 그래픽용 메모리 보오드
SU1280379A1 (ru) Устройство дл сопр жени ЭВМ в однородной вычислительной системе
KR100256565B1 (ko) 프로세서와주변디바이스간의데이터리드/라이트회로
KR890005155B1 (ko) 레이저 프린터의 직렬데이타 전송장치
JPH0435941Y2 (ko)
KR920008958B1 (ko) 표시제어장치
JPH0254329A (ja) 出力装置
JPS61190389A (ja) 文字表示装置
JPH103446A (ja) グラフィックアクセラレータ接続用集積回路
IES922948A2 (en) A high-speed bidirectional parallel interface circuit
JPH0561817A (ja) 半導体装置および電子機器
KR970002790A (ko) 피아이오(pio)를 이용한 캔 콘트롤 장치
JPH11353282A (ja) データ表示装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19970306

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19970306

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990424

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990702

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990703

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20030610