JPS61121725A - メモリバツクアツプ装置 - Google Patents
メモリバツクアツプ装置Info
- Publication number
- JPS61121725A JPS61121725A JP59238500A JP23850084A JPS61121725A JP S61121725 A JPS61121725 A JP S61121725A JP 59238500 A JP59238500 A JP 59238500A JP 23850084 A JP23850084 A JP 23850084A JP S61121725 A JPS61121725 A JP S61121725A
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- Japan
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- battery
- voltage
- memory
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- volatile memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明に主電源の遮断後もバンクアンプ用ノ（ツテリ
電源にエリ揮発性メモリを引き続き作動させる定めのメ
モリパックアンプ装置に関する。
電源にエリ揮発性メモリを引き続き作動させる定めのメ
モリパックアンプ装置に関する。
第３図に従来のメモリバンクアンプ装置を示す゛ 回路
図であり、１に情報を記憶する揮発性メモリ２は揮発性
メモリの主電源、３に主′亀源２の異常、例えば電圧の
異常低下を検出する電源異常検出回路、４に主電源が正
常であるときに揮発性メモリ１に電力供給を可能とする
スイッチ手段としてのトランジスタｓ ５ ａ ＋
５ ｂ ＋ ｓ ｃは互いに並列接続さｎて、トランジ
スタ４と揮発性メモリ１とを結ぶ回路に接続し窺メモリ
バックアップ装置としてのバッテリ、６ａ、６ｂ、６ｃ
は各バッテリ５ａ。
図であり、１に情報を記憶する揮発性メモリ２は揮発性
メモリの主電源、３に主′亀源２の異常、例えば電圧の
異常低下を検出する電源異常検出回路、４に主電源が正
常であるときに揮発性メモリ１に電力供給を可能とする
スイッチ手段としてのトランジスタｓ ５ ａ ＋
５ ｂ ＋ ｓ ｃは互いに並列接続さｎて、トランジ
スタ４と揮発性メモリ１とを結ぶ回路に接続し窺メモリ
バックアップ装置としてのバッテリ、６ａ、６ｂ、６ｃ
は各バッテリ５ａ。
５ｂ、５ｃに直列接続し九元電阻止用のターイオード、
７は揮発性メモリ索子１の入力端電圧を検出する電圧検
出回路である。
７は揮発性メモリ索子１の入力端電圧を検出する電圧検
出回路である。
仄に動作について説明する。
電源異常検出回路３に主電源２の電圧を常時監視し、主
電源２が正常のときには、トランジスタ４をオンにして
上記メモリ１に電力を供給し、メモリ１の動作を継続さ
ぜる。−万、主電源２が所定電圧以下に低下すると、ｉ
・ランジスタ４をオフにし、バッテリ５ａ、５ｂ、５ｃ
からメモリ１に電力を供給する。そしてこのメモリバッ
クアンプ用のバッテリとして、放′亀特性の安定したリ
チウム電池が一般に使用さｎているが、このリチュウム
電池に第４図に示すように放電末期の電圧垂下時間ＴＡ
が非常に短かい垂下特性となっている。
電源２が正常のときには、トランジスタ４をオンにして
上記メモリ１に電力を供給し、メモリ１の動作を継続さ
ぜる。−万、主電源２が所定電圧以下に低下すると、ｉ
・ランジスタ４をオフにし、バッテリ５ａ、５ｂ、５ｃ
からメモリ１に電力を供給する。そしてこのメモリバッ
クアンプ用のバッテリとして、放′亀特性の安定したリ
チウム電池が一般に使用さｎているが、このリチュウム
電池に第４図に示すように放電末期の電圧垂下時間ＴＡ
が非常に短かい垂下特性となっている。
従来のメモリバックアップ装置に以上のエリに構成さｎ
ているので、メモリのバンクアップ保証電圧ＶＡに至る
前に、あるバッテリ電圧降下点ｖＰを検出して警告を発
生する際、この警告からバッテリ電圧がバンクアップ保
証電圧ｖＱに割り込む筐での時間が短か過ぎて、バッテ
リの交換などの対策を施しえない場合が生じるなどの問
題があっ九〇 この発明に上記の工うな問題点を解消するためになさｆ
’Ｌ７２：、％ので、メモリバックアップ用主バッテリ
の電圧が設定しｔバックアップ保証電圧以下に降下した
後も、従バッテリの電圧によってメモリを引き続き作動
できるメモリバックアップ装置を得ることを目的とする
。
ているので、メモリのバンクアップ保証電圧ＶＡに至る
前に、あるバッテリ電圧降下点ｖＰを検出して警告を発
生する際、この警告からバッテリ電圧がバンクアップ保
証電圧ｖＱに割り込む筐での時間が短か過ぎて、バッテ
リの交換などの対策を施しえない場合が生じるなどの問
題があっ九〇 この発明に上記の工うな問題点を解消するためになさｆ
’Ｌ７２：、％ので、メモリバックアップ用主バッテリ
の電圧が設定しｔバックアップ保証電圧以下に降下した
後も、従バッテリの電圧によってメモリを引き続き作動
できるメモリバックアップ装置を得ることを目的とする
。
〔問題点を解決するための手段コ
この発明にかかるメモリバックアップ装置は主バッテリ
と従バッテリを並列接続して、この並列回路に揮発性メ
モリを接続し、かつ主バッテリの放電電圧を従バッテリ
の放電電圧エリも高く設定し７ｔ％のである。
と従バッテリを並列接続して、この並列回路に揮発性メ
モリを接続し、かつ主バッテリの放電電圧を従バッテリ
の放電電圧エリも高く設定し７ｔ％のである。
この発明における主バッテリの放′也′亀圧に従バッテ
リの放電電圧エリも高く設定しであるので。
リの放電電圧エリも高く設定しであるので。
揮発性メモリは設定バックアップ保証電圧エリ十分に高
い電圧で常時に正常に作動し、主バクテリの放ｔ″を圧
が上記設定バックアップ保証電圧を割り込んだ場合にも
、従パンテリにエリ設定バンクアップ保証電圧以上で引
き続き上記揮発性メモリを作動させ、全体としてこの揮
発性メモリを長時間にわたってバックアップ作動させ、
この時間内に主バッテリの交換等の作業をメモリデータ
を消失させることなく行える。
い電圧で常時に正常に作動し、主バクテリの放ｔ″を圧
が上記設定バックアップ保証電圧を割り込んだ場合にも
、従パンテリにエリ設定バンクアップ保証電圧以上で引
き続き上記揮発性メモリを作動させ、全体としてこの揮
発性メモリを長時間にわたってバックアップ作動させ、
この時間内に主バッテリの交換等の作業をメモリデータ
を消失させることなく行える。
以下、この発明の一実施例を図について説明する。第１
図において、５Ａは主バフテリ、５Ｂに従バッテリで、
こ几らは互いに並タリ接続さｎ、この並列回路がトラン
ジスタ４と揮発性メモリ１とを結ぶ電力供給用の回路に
接続さｎている。なお、ＳＡｉ主バッチＩＪ ５ Ａに
直列接続しｔ光電阻止用ダイオード、６Ｂ、６Ｃｉ従バ
ツチＩＪ ５ Ｂに直列接続しｍ光電阻止用のダイオー
ドである。ＴＡｉ主バッテリ５Ａとダイオード６Ａとの
接続中点に接続さｎ、この主バッチＩＪ ５ Ａの放ｔ
ｉｉ圧が予め設定したバッテリ電圧降下点ＶＢに達した
か否かを検出するバッテリ電圧検出回路で、上記バッテ
リ電圧降下点ＶＢに達した場合には、図示しない餐報器
を作動する二うになっている。
図において、５Ａは主バフテリ、５Ｂに従バッテリで、
こ几らは互いに並タリ接続さｎ、この並列回路がトラン
ジスタ４と揮発性メモリ１とを結ぶ電力供給用の回路に
接続さｎている。なお、ＳＡｉ主バッチＩＪ ５ Ａに
直列接続しｔ光電阻止用ダイオード、６Ｂ、６Ｃｉ従バ
ツチＩＪ ５ Ｂに直列接続しｍ光電阻止用のダイオー
ドである。ＴＡｉ主バッテリ５Ａとダイオード６Ａとの
接続中点に接続さｎ、この主バッチＩＪ ５ Ａの放ｔ
ｉｉ圧が予め設定したバッテリ電圧降下点ＶＢに達した
か否かを検出するバッテリ電圧検出回路で、上記バッテ
リ電圧降下点ＶＢに達した場合には、図示しない餐報器
を作動する二うになっている。
なお、第３図に示したものと同一の構成部分には同一の
符号を付して、その重複する説明を省略する。
符号を付して、その重複する説明を省略する。
仄に動作について説明する。
先ず、主電源２が正常なときには、トランジスタ４がオ
ンとなり、主′亀源２から揮発性メモリ１に電力を供給
し、データの格納状態を保持する。
ンとなり、主′亀源２から揮発性メモリ１に電力を供給
し、データの格納状態を保持する。
−万、主′亀源２が異常のときには、トランジスタ４が
オフとなり、主バッテリ５Ａから′電力を上記メモリ１
に供給する。
オフとなり、主バッテリ５Ａから′電力を上記メモリ１
に供給する。
この場合において、メ七す１の電源電圧ＶＡｉ。
主バッチＩＪ ５ Ａの放電電圧を■１、従バッチ１Ｊ
５Ｂの放電電圧をｖ２．ダイオード６Ａの電圧降下をＶ
３、ダイオード６Ｂ、６Ｃの電圧降下を−ｆ：ｆ′Ｌぞ
ｎｖ、、ｖ、とすると。
５Ｂの放電電圧をｖ２．ダイオード６Ａの電圧降下をＶ
３、ダイオード６Ｂ、６Ｃの電圧降下を−ｆ：ｆ′Ｌぞ
ｎｖ、、ｖ、とすると。
ｖＡ＝ｖ１−ｖ、＝ｖ２−ｖ、−ｖ。
となる。ここでｖｌ〉■２と設定しであるから、この状
態でＨＶＡ＝Ｖ 、−ｖ ３の電圧がメモリ１に印■さ
ｎ、主に主バッテリ５Ａの電力がメモリ１によって消費
さ几る。このため、主バッテリ５Ａの電圧がある時間た
つと垂下特性にエリ急に低下していき、ついにはメモリ
１のバックアップ保証電圧ＶＱを割り込んでし１う。し
かしながら、このときはそのバンクアップ保証電圧ＶＱ
、以上の電圧が従バッテリ５Ｂからメモリ１に供給さｎ
ることになり、このときから、つ１すＶｌ−Ｖ、＝＝Ｖ
２−Ｖ ４−Ｖ ６となる時点から従バッテリ５Ｂの消
耗が始まる。従つ℃、Ｏの従バッチ１Ｊ５Ｂ’に圧がバ
ックアップ保証電圧ｖＱを割り込む票での時間が長くな
る。つエリ、予め設定した警告点とじての主バッチＩＪ
５ Ａのバッテリ電圧降下点Ｖｐから従バッテリ５Ｂ
がバックアップ保証電圧を割り込むまでの時間ＴＢは従
来のＴＡに比較して十分に長くでき、この間にバクテリ
交換その他の保守作業を十分に実施できる。なお、この
場合にも、バッテリ電圧降下点Ｖｐをバッテリ電圧検出
回路７Ａにエリ検出し、こＡＫ％とづいて警報を発す几
は、バクテリ電圧降下をバッテリが回復不能に陥る前に
外部に知らせることができる。このように、主バッテリ
５Ａをバックアップする従バッテリ５Ｂにエリメそす１
を保護できる。
態でＨＶＡ＝Ｖ 、−ｖ ３の電圧がメモリ１に印■さ
ｎ、主に主バッテリ５Ａの電力がメモリ１によって消費
さ几る。このため、主バッテリ５Ａの電圧がある時間た
つと垂下特性にエリ急に低下していき、ついにはメモリ
１のバックアップ保証電圧ＶＱを割り込んでし１う。し
かしながら、このときはそのバンクアップ保証電圧ＶＱ
、以上の電圧が従バッテリ５Ｂからメモリ１に供給さｎ
ることになり、このときから、つ１すＶｌ−Ｖ、＝＝Ｖ
２−Ｖ ４−Ｖ ６となる時点から従バッテリ５Ｂの消
耗が始まる。従つ℃、Ｏの従バッチ１Ｊ５Ｂ’に圧がバ
ックアップ保証電圧ｖＱを割り込む票での時間が長くな
る。つエリ、予め設定した警告点とじての主バッチＩＪ
５ Ａのバッテリ電圧降下点Ｖｐから従バッテリ５Ｂ
がバックアップ保証電圧を割り込むまでの時間ＴＢは従
来のＴＡに比較して十分に長くでき、この間にバクテリ
交換その他の保守作業を十分に実施できる。なお、この
場合にも、バッテリ電圧降下点Ｖｐをバッテリ電圧検出
回路７Ａにエリ検出し、こＡＫ％とづいて警報を発す几
は、バクテリ電圧降下をバッテリが回復不能に陥る前に
外部に知らせることができる。このように、主バッテリ
５Ａをバックアップする従バッテリ５Ｂにエリメそす１
を保護できる。
なお、上記実施例では、主バッチＩＪ ５ Ａ 、従バ
ッテリ５Ｂとも１個ずつ用いたものを示したが。
ッテリ５Ｂとも１個ずつ用いたものを示したが。
こｎら各バクテＩＪ ５ Ａ 、 ５ Ｂを榎数個ずつ
設けても同様にして時間ＴＢｔｌ−長くすることができ
る。
設けても同様にして時間ＴＢｔｌ−長くすることができ
る。
ＩＬ主′亀源２の遮断用にトランジスタ４を用いている
が、夕゛イオードにエリ逆流防止を行う構成とすること
もできる。
が、夕゛イオードにエリ逆流防止を行う構成とすること
もできる。
以上のように、この発明に工ｎは揮発性メモリに接続し
ｔ主バッテリの電圧降下を、従バッテリの放電電圧によ
ってバンクアンプする構成としたことにより、バックア
ップ用バッテリ電源全体として電圧がバックアップ保証
電圧を割り込むまでの時間を従来に比し、大幅に延長で
き、バッテリの使用個数を増やさずに、揮発性メモリの
バンクアップ作動を長びかせることができる。
ｔ主バッテリの電圧降下を、従バッテリの放電電圧によ
ってバンクアンプする構成としたことにより、バックア
ップ用バッテリ電源全体として電圧がバックアップ保証
電圧を割り込むまでの時間を従来に比し、大幅に延長で
き、バッテリの使用個数を増やさずに、揮発性メモリの
バンクアップ作動を長びかせることができる。
第１図はこの発明によるメモリバックアップ装置の回路
図、第２図に主バッテリおＬび従バクテリの放電電圧の
垂下特性図、第３図に従来のメモリバックアップ装置の
回路図、第４図にそのバッテリの垂下特性図である。 １に揮発性メモリ、２１−Ｃ主電源、５Ａは主バッテリ
、５Ｂは従バクテリ、６Ａ、６Ｂ、６０はダイオード、
７Ａは電圧検出回路。なお１図中、同一符号に同−ｔ’
ｘに相当部分金示す。 特許出願人 三菱電機株式会社 第１図 １：揮発・１・生メｔツ ２．１竃Ｊ１ ５Ａ：土ハ゛／テリ ５Ｂ：１芝バー、テリ ７Ａ：’！Ｔｈ圧珍エロご４ 第２図 第３図 第４図
図、第２図に主バッテリおＬび従バクテリの放電電圧の
垂下特性図、第３図に従来のメモリバックアップ装置の
回路図、第４図にそのバッテリの垂下特性図である。 １に揮発性メモリ、２１−Ｃ主電源、５Ａは主バッテリ
、５Ｂは従バクテリ、６Ａ、６Ｂ、６０はダイオード、
７Ａは電圧検出回路。なお１図中、同一符号に同−ｔ’
ｘに相当部分金示す。 特許出願人 三菱電機株式会社 第１図 １：揮発・１・生メｔツ ２．１竃Ｊ１ ５Ａ：土ハ゛／テリ ５Ｂ：１芝バー、テリ ７Ａ：’！Ｔｈ圧珍エロご４ 第２図 第３図 第４図
Claims (1)
- 主電源から揮発性メモリへの電力供給遮断時に、メモリ
バツクアツプ用のバツテリから上記揮発性メモリに電力
供給するメモリバツクアツプ装置において、上記バツテ
リは互いに並列接続した放電電圧の高い主バツテリと、
この主バツテリに対して放電電圧の低い従バツテリとか
ら構成したことを特徴とするメモリバツクアツプ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238500A JPS61121725A (ja) | 1984-11-14 | 1984-11-14 | メモリバツクアツプ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238500A JPS61121725A (ja) | 1984-11-14 | 1984-11-14 | メモリバツクアツプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61121725A true JPS61121725A (ja) | 1986-06-09 |
Family
ID=17031169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238500A Pending JPS61121725A (ja) | 1984-11-14 | 1984-11-14 | メモリバツクアツプ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008079438A (ja) * | 2006-09-21 | 2008-04-03 | Fuji Electric Fa Components & Systems Co Ltd | プログラマブルコントローラおよびプログラマブルコントローラのデータバックアップ方法 |
-
1984
- 1984-11-14 JP JP59238500A patent/JPS61121725A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008079438A (ja) * | 2006-09-21 | 2008-04-03 | Fuji Electric Fa Components & Systems Co Ltd | プログラマブルコントローラおよびプログラマブルコントローラのデータバックアップ方法 |
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