JPS61105147A - クロツク断検出回路 - Google Patents
クロツク断検出回路Info
- Publication number
- JPS61105147A JPS61105147A JP59227011A JP22701184A JPS61105147A JP S61105147 A JPS61105147 A JP S61105147A JP 59227011 A JP59227011 A JP 59227011A JP 22701184 A JP22701184 A JP 22701184A JP S61105147 A JPS61105147 A JP S61105147A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- output
- shift register
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック断の検出を環境条件の影響を受けずに
安定して行ない得て、しかもその検出機能は正規のクロ
ック以外のものに対しても同様に働くクロック断検出回
路に関する。
安定して行ない得て、しかもその検出機能は正規のクロ
ック以外のものに対しても同様に働くクロック断検出回
路に関する。
ディジタル通信網、ディジタル電子計算機等のディジタ
ル装置において、その処理を遂行するためにはクロック
が必要不可欠である。従って、そのクロックはその設計
通りに処理回路各部に供給されることが望まれるところ
である。
ル装置において、その処理を遂行するためにはクロック
が必要不可欠である。従って、そのクロックはその設計
通りに処理回路各部に供給されることが望まれるところ
である。
しかしながら、クロックは完全無欠に供給され続けると
は限らない。何らかの原因によって継続的に又は一時的
に絶えることがある。これはそのディジタル装置の機能
を正しく遂行せしめ得なくする原因となるから、そのよ
うなりロック断の検出を可及的速やかに検出し、それに
対処し得るようにしなければならない。
は限らない。何らかの原因によって継続的に又は一時的
に絶えることがある。これはそのディジタル装置の機能
を正しく遂行せしめ得なくする原因となるから、そのよ
うなりロック断の検出を可及的速やかに検出し、それに
対処し得るようにしなければならない。
従来においても、この種のクロック断を検出する回路が
用いられている。その−例は第４図に示すように、単安
定マルチバイブレークａを用いて構成されている。この
単安定マルチバイブレークａには時定数回路Ｒ，Ｃが設
けられている。
用いられている。その−例は第４図に示すように、単安
定マルチバイブレークａを用いて構成されている。この
単安定マルチバイブレークａには時定数回路Ｒ，Ｃが設
けられている。
このように構成される回路はアナログ的な回路となって
いるため、この回路によるクロック断検出時間ｔｗ
（第５図参照）はＲ，Ｃ及び単安定マルチバイブレーク
ａにより定まって来るが、そのｔｗは温度変動、アース
パターン等の環境条件によって変動してしまう。又、検
出結果である単安定マルチバイブレークａの出力は正規
のクロックでないパルス（ノイズ）Ｐによってリセット
されてしまうという不具合もある。
いるため、この回路によるクロック断検出時間ｔｗ
（第５図参照）はＲ，Ｃ及び単安定マルチバイブレーク
ａにより定まって来るが、そのｔｗは温度変動、アース
パターン等の環境条件によって変動してしまう。又、検
出結果である単安定マルチバイブレークａの出力は正規
のクロックでないパルス（ノイズ）Ｐによってリセット
されてしまうという不具合もある。
本発明は上述した問題点を解決するクロック断検出回路
を提供するもので、その手段は入力クロック周期より短
いクロック周期のクロックで入力クロックのデユーティ
監視を行なう波形監視回路と、入力クロックのデユーテ
ィに異常があることを示す前記波形監視回路からの出力
及びカウント用クロックに応答して該出力発生時から予
め決められた時間経過時にクロック断出力を発生するク
ロック断出力回路とを備えて構成したものである。
を提供するもので、その手段は入力クロック周期より短
いクロック周期のクロックで入力クロックのデユーティ
監視を行なう波形監視回路と、入力クロックのデユーテ
ィに異常があることを示す前記波形監視回路からの出力
及びカウント用クロックに応答して該出力発生時から予
め決められた時間経過時にクロック断出力を発生するク
ロック断出力回路とを備えて構成したものである。
本発明回路によれば、入力クロック周期より短いクロッ
ク周期のクロックで入力クロックのデユーティ監視を行
なってその監視結果出力としての、入力クロックのデユ
ーティに異常があることを示す出力が発生した場合カウ
ント用クロックに応答して予め決められた時間の経過時
にクロック断出力を発生するようにしている。従って、
環境条件に左右されず安定したクロック断の検出を行な
い得るし、その検出機能は正規のクロック以外のものに
対しても又、同様に作用し得る。
ク周期のクロックで入力クロックのデユーティ監視を行
なってその監視結果出力としての、入力クロックのデユ
ーティに異常があることを示す出力が発生した場合カウ
ント用クロックに応答して予め決められた時間の経過時
にクロック断出力を発生するようにしている。従って、
環境条件に左右されず安定したクロック断の検出を行な
い得るし、その検出機能は正規のクロック以外のものに
対しても又、同様に作用し得る。
以下、添付図面を参照しながら、本発明の詳細な説明す
るや 第１図は本発明の一実施例を示す。この図において、１
は波形監視用シフトレジスタで、そのクロック人力ＣＬ
Ｋには入力クロックのクロック周期より短いクロック周
期のデユーティ監視用クロックが供給され、クリア人力
ＣＬＥには入力クロックが供給される。シフトレジスタ
１の出力ＱＣ。
るや 第１図は本発明の一実施例を示す。この図において、１
は波形監視用シフトレジスタで、そのクロック人力ＣＬ
Ｋには入力クロックのクロック周期より短いクロック周
期のデユーティ監視用クロックが供給され、クリア人力
ＣＬＥには入力クロックが供給される。シフトレジスタ
１の出力ＱＣ。
Ｑｏには、入力クロックのパルス幅Ｔが夫々Ｔｃ。
Ｔｄより長いときにハイが出力され、入力クロックのデ
ユーティが正規のものである場合に第２図の（２−３）
、 （２−４）に示すようなパルスが夫々出力される
ように構成されている。その出力Ｑｃは直接に、又ＱＤ
はインバータ２を経てナンド回路３を介して瞬断カウン
ト用シフトレジスタ４のクリア入力ＯＬＥに接続されて
いる。シフトレジスタ４のクロック人力ＣＬＫには、瞬
断カウント用クロックが供給される。シフトレジスタ４
の出力ＱＦはクロック断検出結果を出力するためのもの
である。
ユーティが正規のものである場合に第２図の（２−３）
、 （２−４）に示すようなパルスが夫々出力される
ように構成されている。その出力Ｑｃは直接に、又ＱＤ
はインバータ２を経てナンド回路３を介して瞬断カウン
ト用シフトレジスタ４のクリア入力ＯＬＥに接続されて
いる。シフトレジスタ４のクロック人力ＣＬＫには、瞬
断カウント用クロックが供給される。シフトレジスタ４
の出力ＱＦはクロック断検出結果を出力するためのもの
である。
このように構成されることにより、入力クロック（第２
図の（２−１）参照）のデユーティが正規のデユーティ
にあれば、入力クロック毎にシフトレジスタ１はクリア
され、そして予め決められた数のデユーティ監視用クロ
ック（第２図の（２−２）参照）を受けたときシフトレ
ジスタ１の出力ＱＣ，ＱＤから第２図の（２−３）、（
２−４）に示すパルスが発生する。従って、ナンド回路
３からは第２図の（２−５）に示すようなパルスが発生
され、これがシフトレジスタ４のクリアパルスとしてシ
フトレジスタ４のクリア入力ＣＬＦ、に供給される（第
３図の（３−３）参照）。
図の（２−１）参照）のデユーティが正規のデユーティ
にあれば、入力クロック毎にシフトレジスタ１はクリア
され、そして予め決められた数のデユーティ監視用クロ
ック（第２図の（２−２）参照）を受けたときシフトレ
ジスタ１の出力ＱＣ，ＱＤから第２図の（２−３）、（
２−４）に示すパルスが発生する。従って、ナンド回路
３からは第２図の（２−５）に示すようなパルスが発生
され、これがシフトレジスタ４のクリアパルスとしてシ
フトレジスタ４のクリア入力ＣＬＦ、に供給される（第
３図の（３−３）参照）。
従って、シフトレジスタ４のクロック入力ＣＬＫには、
第３図の（３−２）に示すようなりロック（第３図の（
３−１）は第２図の（２−１）と同じ入力パルスを示す
。）が供給されるが、シフトレジスタ４のクリア入力に
は上述したクリアパルスが供給されているからシフトレ
ジスタ４の出力ＱＦには出力が現れない。
第３図の（３−２）に示すようなりロック（第３図の（
３−１）は第２図の（２−１）と同じ入力パルスを示す
。）が供給されるが、シフトレジスタ４のクリア入力に
は上述したクリアパルスが供給されているからシフトレ
ジスタ４の出力ＱＦには出力が現れない。
しかしながら、第３図の（３−１）に示すように、入力
クロックに断が生ずると、入力クロック毎にナンド回路
３から発生していたクリアパルスが発生しなくなる。つ
まり、入力パルスのデユーティに異常があることを表示
する。
クロックに断が生ずると、入力クロック毎にナンド回路
３から発生していたクリアパルスが発生しなくなる。つ
まり、入力パルスのデユーティに異常があることを表示
する。
そうすると、シフトレジスタ４は予め決められた数の瞬
断カウント用クロック（第３図の（３−２）参照）を受
けたときその出力Ｑｐに出力パルスを発生する。このパ
ルスがクロック断の発生を示す検出結果である（第３図
の（３−４）参照）。
断カウント用クロック（第３図の（３−２）参照）を受
けたときその出力Ｑｐに出力パルスを発生する。このパ
ルスがクロック断の発生を示す検出結果である（第３図
の（３−４）参照）。
なお、上記実施例においては、デユーティ監視及びその
結果によるクロック断の検出結果の発生をいずれもシフ
トレジスタによる場合について説明したが、カウンタを
用いて構成してもよい。
結果によるクロック断の検出結果の発生をいずれもシフ
トレジスタによる場合について説明したが、カウンタを
用いて構成してもよい。
以上説明したところから明らかなように、本発明によれ
ば、 ■環境条件に左右されず安定したクロック断の検出を行
ない得る、 ■又その検出機能は正規のクロック以外のものに対して
も同様に働＜、等の効果が得られる。
ば、 ■環境条件に左右されず安定したクロック断の検出を行
ない得る、 ■又その検出機能は正規のクロック以外のものに対して
も同様に働＜、等の効果が得られる。
第１図は本発明の一実施例を示す図、第２図及び第３図
は第１図実施例各部の波形図、第４図は従来のクロック
断検出回路図、第５図は第４図回路の有する欠点の説明
に供する波形図である。 図中、１は波形監視用シフトレジスタ、２はインバータ
、３はナンド回路、４は瞬断カウント用シフトレジスタ
である。
は第１図実施例各部の波形図、第４図は従来のクロック
断検出回路図、第５図は第４図回路の有する欠点の説明
に供する波形図である。 図中、１は波形監視用シフトレジスタ、２はインバータ
、３はナンド回路、４は瞬断カウント用シフトレジスタ
である。
Claims (2)
- （１）入力クロック周期より短いクロック周期のクロッ
クで入力クロックのデューティ監視を行なう波形監視回
路と、入力クロックのデューティに異常があることを示
す前記波形監視回路からの出力及びカウント用クロック
に応答して該出力の発生時から予め決められた時間の経
過時にクロック断出力を発生するクロック断出力回路と
を備えて構成したことを特徴とするクロック断検出回路
。 - （２）前記波形監視回路は前記入力クロックをクリア入
力に、前記入力クロック周期より短いクロック周期のク
ロックをクロック入力に受けるシフトレジスタと、該シ
フトレジスタの予め決められたシフト段に接続されてク
リアパルスを発生する回路とから成り、前記クロック断
出力回路は前記クリアパルスをクリア入力に、前記カウ
ント用クロックをクロック入力に受けるシフトレジスタ
とされ、その予め決められたシフト段からクロック断出
力が発生されるように構成されたことを特徴とする特許
請求の範囲第１項記載のクロック断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227011A JPS61105147A (ja) | 1984-10-29 | 1984-10-29 | クロツク断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227011A JPS61105147A (ja) | 1984-10-29 | 1984-10-29 | クロツク断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105147A true JPS61105147A (ja) | 1986-05-23 |
Family
ID=16854112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227011A Pending JPS61105147A (ja) | 1984-10-29 | 1984-10-29 | クロツク断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105147A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217409A (ja) * | 1987-03-06 | 1988-09-09 | Ando Electric Co Ltd | 受信クロツクの異常検出回路 |
| JPH03253135A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | クロツク監視回路 |
-
1984
- 1984-10-29 JP JP59227011A patent/JPS61105147A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217409A (ja) * | 1987-03-06 | 1988-09-09 | Ando Electric Co Ltd | 受信クロツクの異常検出回路 |
| JPH03253135A (ja) * | 1990-03-02 | 1991-11-12 | Nec Corp | クロツク監視回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61105147A (ja) | クロツク断検出回路 | |
| JPS61290560A (ja) | 入力信号センス方式 | |
| JPH01319325A (ja) | クロック断監視回路 | |
| JPH02287890A (ja) | ワンチップマイクロコンピュータ | |
| JPS63215139A (ja) | 平衡複流相互接続回線における信号障害検出方式 | |
| JP2531446B2 (ja) | クロック監視回路 | |
| SU1617425A1 (ru) | Система электропитани | |
| JPS6184111A (ja) | クロツク断検出回路 | |
| JPH02154518A (ja) | ロードパルス監視回路 | |
| JPS5848149A (ja) | マルチプロセッシングシステムの異常検知方式 | |
| JPH0296840A (ja) | 中央処理装置の暴走防止回路 | |
| JP2557106Y2 (ja) | 二重化制御装置 | |
| JP3586578B2 (ja) | エッジ検出回路 | |
| JP2606425B2 (ja) | 障害状態検出回路 | |
| SU1226657A1 (ru) | Устройство контрол счетчика | |
| JPH03108013A (ja) | クロック断検出回路 | |
| JPH0277854A (ja) | マイクロプロセッサのリセット方式 | |
| JPH01145580A (ja) | 異常信号検出回路 | |
| JPS59170714A (ja) | 対称配置されたセンサの異常検出装置 | |
| JPH02143607A (ja) | クロックノイズ検出回路 | |
| JPH04239842A (ja) | データ断検出回路 | |
| JPH04139540A (ja) | Ｃｐｕ自己監視回路 | |
| JPH01220557A (ja) | クロックダウン検出回路 | |
| JP2017004530A (ja) | 制御装置 | |
| JPS59231995A (ja) | システムの状態監視装置 |