JPS61100942A - 不良チツプ識別方法 - Google Patents
不良チツプ識別方法Info
- Publication number
- JPS61100942A JPS61100942A JP59222653A JP22265384A JPS61100942A JP S61100942 A JPS61100942 A JP S61100942A JP 59222653 A JP59222653 A JP 59222653A JP 22265384 A JP22265384 A JP 22265384A JP S61100942 A JPS61100942 A JP S61100942A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- marking
- pin
- alignment
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不良チップ識別方法に関し、特にプローバーに
都合良く使用される不良チップ識別方法に関する。
都合良く使用される不良チップ識別方法に関する。
現在プローバーを使用することによって、個々のチップ
に分離する前のウェハの状態でウェハ面上に形成された
チップの電気的特性を測定し、良、不良を判別して不良
チップ上にマーキングをしている。
に分離する前のウェハの状態でウェハ面上に形成された
チップの電気的特性を測定し、良、不良を判別して不良
チップ上にマーキングをしている。
従来の不良チップへのマーキング方式として主にインク
方式、スクラッチ方式、レーザ光方式の３通りが知られ
ている。
方式、スクラッチ方式、レーザ光方式の３通りが知られ
ている。
インク方式とは細い針にインクをつけ、それを不良チッ
プに当てることによりマーキングするもので、簡単な装
置で実現できるが、インクの補充が目づまりなど保守性
に問題があり、さらにマーキングの終わったウェハに対
してインクを乾燥させるために１００℃〜２００℃のオ
ーブンで加熱しなければならなかった。さらにインクの
とび散りにより良品のパターンを腐蝕することもあった
。スクラッチ方式は不良チップの上面にひっかきキズを
つける方式で、スクラッチ片がとび散って不良の原因と
なる。レーザー光方式はレーザービーム照射跡を不良マ
ークとする。いずれの方式も再設定に時間がかかるとい
う欠点があった。
プに当てることによりマーキングするもので、簡単な装
置で実現できるが、インクの補充が目づまりなど保守性
に問題があり、さらにマーキングの終わったウェハに対
してインクを乾燥させるために１００℃〜２００℃のオ
ーブンで加熱しなければならなかった。さらにインクの
とび散りにより良品のパターンを腐蝕することもあった
。スクラッチ方式は不良チップの上面にひっかきキズを
つける方式で、スクラッチ片がとび散って不良の原因と
なる。レーザー光方式はレーザービーム照射跡を不良マ
ークとする。いずれの方式も再設定に時間がかかるとい
う欠点があった。
本発明の目的は、上述した従来のマーキング方式の欠点
を改良した不良チップ識別方法を提供することにある。
を改良した不良チップ識別方法を提供することにある。
本発明においては、良、不良識別用領域をチップに設け
ることでマーキング位置が明確で、さらにマーカーの駆
動装置を小さくできる。そのためプローブカードと一体
化でき、再設定の際の位置合わせが不要である。さらに
良品チップへとび散るものがないためマーキングに起因
する不良を解決できる。加えて、従来のマーキング方式
では良品に不良マークを誤ってつけてしまった場合、そ
のチップはすでにマーキングによって破壊されているた
め、再生することはできないが、本発明においては、不
良マークエリアに圧痕を残すのみであるから再ブロービ
ング等で再生使用することも可能となった。
ることでマーキング位置が明確で、さらにマーカーの駆
動装置を小さくできる。そのためプローブカードと一体
化でき、再設定の際の位置合わせが不要である。さらに
良品チップへとび散るものがないためマーキングに起因
する不良を解決できる。加えて、従来のマーキング方式
では良品に不良マークを誤ってつけてしまった場合、そ
のチップはすでにマーキングによって破壊されているた
め、再生することはできないが、本発明においては、不
良マークエリアに圧痕を残すのみであるから再ブロービ
ング等で再生使用することも可能となった。
次に第１図および第２図を参照して本発明の好ましい実
施例について説明する。第１図および第２図において、
１はプローブ針を保持するプローブカード、２はチップ
内に形成されたポンディングパッドに接触させてウェハ
上の回路の電気的特性を測定するプローブ針、７はブロ
ービングテストされるチップ３が作られたウェハ、４は
本発明の不良チップ識別方法を実施するためプローブカ
ードｌに新しく作られた可動型のマーキング針、５はマ
ーキング針４を駆動するための７−クチユニーターであ
る。６はプローブ針２の接触するポンディングパッド、
８は不良のときマーキング針４によって押され、圧痕を
残すためチップ内に設けられたチップの良、不良識別パ
ッドである。上記構成において、プローブ針２で測定し
たチップ３の電気的特性が製品としては不合格の場合、
アクチュエーター５に電圧を印加してマーキング針４を
駆動し、識別パッド８に圧痕をつけて不良マークとする
。
施例について説明する。第１図および第２図において、
１はプローブ針を保持するプローブカード、２はチップ
内に形成されたポンディングパッドに接触させてウェハ
上の回路の電気的特性を測定するプローブ針、７はブロ
ービングテストされるチップ３が作られたウェハ、４は
本発明の不良チップ識別方法を実施するためプローブカ
ードｌに新しく作られた可動型のマーキング針、５はマ
ーキング針４を駆動するための７−クチユニーターであ
る。６はプローブ針２の接触するポンディングパッド、
８は不良のときマーキング針４によって押され、圧痕を
残すためチップ内に設けられたチップの良、不良識別パ
ッドである。上記構成において、プローブ針２で測定し
たチップ３の電気的特性が製品としては不合格の場合、
アクチュエーター５に電圧を印加してマーキング針４を
駆動し、識別パッド８に圧痕をつけて不良マークとする
。
以上説明したように、チップ３内に良、不良識別用のパ
ッド８を設け、プローブカード１にマーキング用針４と
その駆動装置５を実装することにより、プローブカード
の位置合わせのみを行えばマーキングの位置合わせを行
なわずにすみ、従来のインク式に比べるとインクを補充
する等の保守の必要がない、また装置も比較的簡単で、
誤まってマーキングしたチップの再生も可能テある。更
に、マーキングによって飛散するものがないため、他の
良品を破壊して不良化の原因になることがないことであ
る。
ッド８を設け、プローブカード１にマーキング用針４と
その駆動装置５を実装することにより、プローブカード
の位置合わせのみを行えばマーキングの位置合わせを行
なわずにすみ、従来のインク式に比べるとインクを補充
する等の保守の必要がない、また装置も比較的簡単で、
誤まってマーキングしたチップの再生も可能テある。更
に、マーキングによって飛散するものがないため、他の
良品を破壊して不良化の原因になることがないことであ
る。
第１図および第２図はそれぞれ、本発明の不良チップ識
別方法を実施するための装置の側面図および平面図であ
る。 １−ｍ−プローブカード、４−ｍ−マーキング用針、５
−ｍ−針駆動装置、 ８−一一チツブの良、不良識別用パッド。
別方法を実施するための装置の側面図および平面図であ
る。 １−ｍ−プローブカード、４−ｍ−マーキング用針、５
−ｍ−針駆動装置、 ８−一一チツブの良、不良識別用パッド。
Claims (1)
- （１）プロービングテストすべきチップ内にチップの良
、不良識別用領域を形成し、前記領域に針で圧痕をつけ
ることによりチップの良、不良を区別することを特徴と
する、不良チップ識別方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222653A JPS61100942A (ja) | 1984-10-22 | 1984-10-22 | 不良チツプ識別方法 |
| US06/788,786 US4779981A (en) | 1984-10-22 | 1985-10-18 | Reject chip marking device and method of discriminating reject mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222653A JPS61100942A (ja) | 1984-10-22 | 1984-10-22 | 不良チツプ識別方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100942A true JPS61100942A (ja) | 1986-05-19 |
Family
ID=16785821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222653A Pending JPS61100942A (ja) | 1984-10-22 | 1984-10-22 | 不良チツプ識別方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4779981A (ja) |
| JP (1) | JPS61100942A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5089774A (en) * | 1989-12-26 | 1992-02-18 | Sharp Kabushiki Kaisha | Apparatus and a method for checking a semiconductor |
| JP3167090B2 (ja) * | 1995-03-10 | 2001-05-14 | キヤノン株式会社 | 基板受け渡し装置及び半導体製造装置 |
| SG115324A1 (en) * | 1999-01-11 | 2005-10-28 | Kian Teng Eng | Integrated circuit manufacture |
| ITMI20101415A1 (it) * | 2010-07-29 | 2012-01-30 | St Microelectronics Srl | Circuiti integrati tracciabili e relativo metodo di produzione |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3345567A (en) * | 1964-02-26 | 1967-10-03 | Kulicke And Soffa Mfg Company | Multipoint probe apparatus for electrically testing multiple surface points within small zones |
| US3437929A (en) * | 1965-08-05 | 1969-04-08 | Electroglas Inc | Automatically indexed probe assembly for testing semiconductor wafers and the like |
| US3641972A (en) * | 1970-09-29 | 1972-02-15 | Collins Radio Co | Probe assembly |
| JPS57170551U (ja) * | 1981-04-22 | 1982-10-27 |
-
1984
- 1984-10-22 JP JP59222653A patent/JPS61100942A/ja active Pending
-
1985
- 1985-10-18 US US06/788,786 patent/US4779981A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4779981A (en) | 1988-10-25 |
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