JPS6095324A - 上下限判定装置 - Google Patents
上下限判定装置Info
- Publication number
- JPS6095324A JPS6095324A JP20532883A JP20532883A JPS6095324A JP S6095324 A JPS6095324 A JP S6095324A JP 20532883 A JP20532883 A JP 20532883A JP 20532883 A JP20532883 A JP 20532883A JP S6095324 A JPS6095324 A JP S6095324A
- Authority
- JP
- Japan
- Prior art keywords
- lower limit
- value
- values
- data
- distributor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D1/00—Measuring arrangements giving results other than momentary value of variable, of general application
- G01D1/12—Measuring arrangements giving results other than momentary value of variable, of general application giving a maximum or minimum of a value
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｄ）産業上の利用分野
本発明は測定されたデータを予じめ設定された上限値、
下限値と比較して判定する上下限判定装置に関する。
下限値と比較して判定する上下限判定装置に関する。
（ロ）従来技術
一般に、鉄鋼分析などにおいては、各元素について成分
含有量に上限値、下限値を設定し、元素分析を行なって
得られる各成分ごとの測定データが上記上限値、下限値
の範囲内にあるかどうかを判定することが必要な場合が
ある。このような判定処理をコンピュータを適用して行
なう場合、従来技術ではコンピュータのソフトウェアだ
けで実行されている。ところが、たとえば分析対象とな
るサンプル数や元素数が多くなると、判定処理に時間が
かかり、それだけコンピュータを占有するので、コンピ
ュータの総処理量がその分制限を受け有効な活用が図れ
なくなる。
含有量に上限値、下限値を設定し、元素分析を行なって
得られる各成分ごとの測定データが上記上限値、下限値
の範囲内にあるかどうかを判定することが必要な場合が
ある。このような判定処理をコンピュータを適用して行
なう場合、従来技術ではコンピュータのソフトウェアだ
けで実行されている。ところが、たとえば分析対象とな
るサンプル数や元素数が多くなると、判定処理に時間が
かかり、それだけコンピュータを占有するので、コンピ
ュータの総処理量がその分制限を受け有効な活用が図れ
なくなる。
（ハ） 目的
本発明は上述の問題点に鑑みてなされたものであって、
測定値データの上下限判定処理を迅速に行なえるように
して、コンピュータ本体の有効活用が図れるように１−
ることを目的とする。
測定値データの上下限判定処理を迅速に行なえるように
して、コンピュータ本体の有効活用が図れるように１−
ることを目的とする。
に）構成
本発明はこのような目的を達成するため、従来コンピュ
ータのソフトウェアで実行していた上下限判定を専用・
・−ドウエアで処理できるようにしたものである。すな
わちコンピュータから入力される複数個の測定値とこれ
らの各測定値に対して設定された上限値ならびに下限値
とをそれぞれ分配する第１分配器と、この第１分配器で
分配された測定値、上限値４下限値毎にデータを記憶す
る少なくとも３つのデータメモリと、この各データメモ
リから読み出された測定値と上・下限値とを比較して測
定値の上・下限値との大小に応じて上・下限の判定値を
出力する比較器と、この比較器から出力された前記上限
判定値と下限判定値とを分配する第２分配器と、この第
２分配器で分配された上限判定値、下限判定値毎にデー
タを記憶する少なくとも２つの判定値メモリと、前記デ
ータメモリ、判定値メモリの書き込み、読み出し動作を
制御する動作制御器とを備えて上下限判定装置を構成し
ている。
ータのソフトウェアで実行していた上下限判定を専用・
・−ドウエアで処理できるようにしたものである。すな
わちコンピュータから入力される複数個の測定値とこれ
らの各測定値に対して設定された上限値ならびに下限値
とをそれぞれ分配する第１分配器と、この第１分配器で
分配された測定値、上限値４下限値毎にデータを記憶す
る少なくとも３つのデータメモリと、この各データメモ
リから読み出された測定値と上・下限値とを比較して測
定値の上・下限値との大小に応じて上・下限の判定値を
出力する比較器と、この比較器から出力された前記上限
判定値と下限判定値とを分配する第２分配器と、この第
２分配器で分配された上限判定値、下限判定値毎にデー
タを記憶する少なくとも２つの判定値メモリと、前記デ
ータメモリ、判定値メモリの書き込み、読み出し動作を
制御する動作制御器とを備えて上下限判定装置を構成し
ている。
（ホ）実施例
以下、本発明を図面に示す一実施例に基づいて詳細に説
明する。
明する。
図はこの実施例の上下限判定装置のブロック図である。
同図において、ＩＩ′ｉ上下限判定装置、２は図示省略
したコンピュータから入力される複数個の測定値とこれ
らの各測定値に対して設定された上限値ならびに下限値
とをそれぞれ分配する分配器、４ａ＋ ４ｂ、４ｃは分
配器２で分配された各上限値、下限値、測定値毎にデー
タを記憶する第１．第２．第３の各データメモリで、本
例では第１データメモＩＪ ４ ａは上限値を、第２デ
ータメモ’Ｊ ４１）は下限値を、第３データメモ’Ｊ
４ Ｃは測定値をそれぞれ記憶するように割り当てら
れている。６ａ、６ｂｉｌ−１：第１〜第３のデータメ
モリ４ａ〜４Ｃに記憶された上・下限値と測定値との各
データの読み出し時にゲートを開く第１と第２のゲート
回路である。８は第１〜第３のデータメモリ４ａ〜４Ｃ
から上記第１．第２のゲート回路６ａ＋６ｂを通って読
み出された上・下限値と測定値とを遂次比較して測定値
の上・下限値との大小に応じて上・下限の判定値を出力
する比較器、１０は比較器８から出力された上限判定値
と下限判定値とを分配する第２分配器、１２ａ＋ １２
１）はこの出力分配器１０で分配された上・下限値毎に
データを記憶する第１．第２の判定値メモリで、本例の
場合、第１データメモＩＪ ｊ ２ ａは上限判定値を
、第２データメモＩ７１２ ｂは下限判定値をそれぞれ
記憶するように割り当てられている。１４は第１゜第２
の各判定値メモ’Ｊ１’２ａ＋１２ｂから読み出された
判定値が共に入力されるＯＲ回路、１６はＯＲ回路１４
の出力を順次記憶するＯＲ出力メモリである。１８は前
記第１．第２．第３の各データメモリ４ａ、４ｂ、４ｃ
第１．第２判定値メモリ１２ａ、１２１）、ＯＲ出力メ
モリ１６に記憶された各データの読み出し書き込みまた
、第１．第２ゲート回路１３ａ、１３ｂのゲートの開閉
の各動作を制御する動作制御器である。
したコンピュータから入力される複数個の測定値とこれ
らの各測定値に対して設定された上限値ならびに下限値
とをそれぞれ分配する分配器、４ａ＋ ４ｂ、４ｃは分
配器２で分配された各上限値、下限値、測定値毎にデー
タを記憶する第１．第２．第３の各データメモリで、本
例では第１データメモＩＪ ４ ａは上限値を、第２デ
ータメモ’Ｊ ４１）は下限値を、第３データメモ’Ｊ
４ Ｃは測定値をそれぞれ記憶するように割り当てら
れている。６ａ、６ｂｉｌ−１：第１〜第３のデータメ
モリ４ａ〜４Ｃに記憶された上・下限値と測定値との各
データの読み出し時にゲートを開く第１と第２のゲート
回路である。８は第１〜第３のデータメモリ４ａ〜４Ｃ
から上記第１．第２のゲート回路６ａ＋６ｂを通って読
み出された上・下限値と測定値とを遂次比較して測定値
の上・下限値との大小に応じて上・下限の判定値を出力
する比較器、１０は比較器８から出力された上限判定値
と下限判定値とを分配する第２分配器、１２ａ＋ １２
１）はこの出力分配器１０で分配された上・下限値毎に
データを記憶する第１．第２の判定値メモリで、本例の
場合、第１データメモＩＪ ｊ ２ ａは上限判定値を
、第２データメモＩ７１２ ｂは下限判定値をそれぞれ
記憶するように割り当てられている。１４は第１゜第２
の各判定値メモ’Ｊ１’２ａ＋１２ｂから読み出された
判定値が共に入力されるＯＲ回路、１６はＯＲ回路１４
の出力を順次記憶するＯＲ出力メモリである。１８は前
記第１．第２．第３の各データメモリ４ａ、４ｂ、４ｃ
第１．第２判定値メモリ１２ａ、１２１）、ＯＲ出力メ
モリ１６に記憶された各データの読み出し書き込みまた
、第１．第２ゲート回路１３ａ、１３ｂのゲートの開閉
の各動作を制御する動作制御器である。
次に上記構成を有する上下限判定装置１により測定デー
タの判定を行なう場合の各部の動作について説明する。
タの判定を行なう場合の各部の動作について説明する。
図示省略したコンピュータより連続的に送出されるデー
タは複数個の測定値とこれらの谷側定値に対して予じめ
設定された上限値ならびに下限値とを含んでいる。これ
らのデータは第１分配器２に入力される。第１分配器２
はこれらのデータを測定値、上限値、下限値に各々分配
し、分配した各位は第１．第２．第３の各データメモＩ
Ｊ ４ ａ 。
タは複数個の測定値とこれらの谷側定値に対して予じめ
設定された上限値ならびに下限値とを含んでいる。これ
らのデータは第１分配器２に入力される。第１分配器２
はこれらのデータを測定値、上限値、下限値に各々分配
し、分配した各位は第１．第２．第３の各データメモＩ
Ｊ ４ ａ 。
４ｂ、４ｃに送出され、動作制御器１８０書込アドレス
指定により該データメモリ４ａ〜４Ｃにそれぞれ記憶さ
れる。従って、第１データメモリ４ａには上限値のデー
タが、第２データメモＩ７４ ｂには下限値のデータが
、また、第３データメモリ４Ｃには測定データがそれぞ
れたとえば左端から順次書き込まれて記憶される。次に
、動作制御器８の読み出し指令により、まず第１データ
メモリ４ａに記憶された上限値と、第３データメモリ４
Ｃに記憶された測定値とが順次読み出され第１ゲート回
路６ａを介して比較器８に入力される。比較器８は測定
値と上限値とを遂次比較し、上限値≧測定データであれ
ばたとえばビット０．上限値く測定値であればピッ）１
の上限判定値を出力する。比較器８から出力されるビッ
トｏ−ｔたは１の上限判定値は第２分配器１０により第
１判定値メモリｊ １２ ａに順次送出される。その際
動作制御器１８が第１判定値メモリＪ １２ ａの書き
込みアドレスを指定するので該第１判定値メモリ１２ａ
には上限判定値がたとえば左端から順次書き込まれて記
憶される。これにより、第１判定値メモリ１２ａには最
終的に上限判定結果のビットパターンが記憶されること
になる。上記と同様にして、第２データメモリ４ｂと第
３データメモリ４Ｃとについて実行される。この場合に
は第１ゲート回路６ａの代りに第２ゲート回路６ｂが、
また第１判定値メモリ１２ａの代りに第１判定値メモリ
Ｊ １２１１か機能する。また、比較器８の下限判定値
さしては下限値≦測定値であれば、ビット０が、下限値
〉測定値であればビット１が出力される。従って、第１
判定値メモリＪ １２ ｔ）には最終的に下限判定結果
のビットパターンが記憶される。そして、第１゜第２の
判定値メモリ１２ａ＋１．２に＋のビットノ；ターンを
共に動作制御器１８により読み出してたとえばＣＲＴや
プリンタに出力すれば、個々の測定値に対して上限値以
上あるいは下限値以下を示すマーク（たとえば星印や赤
印字）を付加させることができる。また、動作制御器１
８により第１゜第２の判定値メモ！Ｊ１２ａ１１２ｂに
記憶された上限判定値、下限判定値の各データを順次並
行して読み出しＯＲ回路１４に送出されたときにはＯＲ
回路１４は上・下限判定値が共にビットＯのときにはビ
ット０を、上・下限判定値が共にビット１、あるいはど
ちらか一方がビット１ならビット１を出力する。このＯ
Ｒ回路１４出力は動作制御器１８により次段のＯＲ出力
メモリ１６に配憶される。従って、このＯＲ出力メモリ
１６の記憶内容を読み出してたとえばＣＲＴやプリンタ
に出力すれば各測定値に対して当該測定値が上限値から
下限値までの範囲外にあるときにのみ規格外れを示すマ
ークを付加させることができる。
指定により該データメモリ４ａ〜４Ｃにそれぞれ記憶さ
れる。従って、第１データメモリ４ａには上限値のデー
タが、第２データメモＩ７４ ｂには下限値のデータが
、また、第３データメモリ４Ｃには測定データがそれぞ
れたとえば左端から順次書き込まれて記憶される。次に
、動作制御器８の読み出し指令により、まず第１データ
メモリ４ａに記憶された上限値と、第３データメモリ４
Ｃに記憶された測定値とが順次読み出され第１ゲート回
路６ａを介して比較器８に入力される。比較器８は測定
値と上限値とを遂次比較し、上限値≧測定データであれ
ばたとえばビット０．上限値く測定値であればピッ）１
の上限判定値を出力する。比較器８から出力されるビッ
トｏ−ｔたは１の上限判定値は第２分配器１０により第
１判定値メモリｊ １２ ａに順次送出される。その際
動作制御器１８が第１判定値メモリＪ １２ ａの書き
込みアドレスを指定するので該第１判定値メモリ１２ａ
には上限判定値がたとえば左端から順次書き込まれて記
憶される。これにより、第１判定値メモリ１２ａには最
終的に上限判定結果のビットパターンが記憶されること
になる。上記と同様にして、第２データメモリ４ｂと第
３データメモリ４Ｃとについて実行される。この場合に
は第１ゲート回路６ａの代りに第２ゲート回路６ｂが、
また第１判定値メモリ１２ａの代りに第１判定値メモリ
Ｊ １２１１か機能する。また、比較器８の下限判定値
さしては下限値≦測定値であれば、ビット０が、下限値
〉測定値であればビット１が出力される。従って、第１
判定値メモリＪ １２ ｔ）には最終的に下限判定結果
のビットパターンが記憶される。そして、第１゜第２の
判定値メモリ１２ａ＋１．２に＋のビットノ；ターンを
共に動作制御器１８により読み出してたとえばＣＲＴや
プリンタに出力すれば、個々の測定値に対して上限値以
上あるいは下限値以下を示すマーク（たとえば星印や赤
印字）を付加させることができる。また、動作制御器１
８により第１゜第２の判定値メモ！Ｊ１２ａ１１２ｂに
記憶された上限判定値、下限判定値の各データを順次並
行して読み出しＯＲ回路１４に送出されたときにはＯＲ
回路１４は上・下限判定値が共にビットＯのときにはビ
ット０を、上・下限判定値が共にビット１、あるいはど
ちらか一方がビット１ならビット１を出力する。このＯ
Ｒ回路１４出力は動作制御器１８により次段のＯＲ出力
メモリ１６に配憶される。従って、このＯＲ出力メモリ
１６の記憶内容を読み出してたとえばＣＲＴやプリンタ
に出力すれば各測定値に対して当該測定値が上限値から
下限値までの範囲外にあるときにのみ規格外れを示すマ
ークを付加させることができる。
（へ）効果
以上のように本発明によれば、上下限判定装置独自で複
数の測定値をこれらの各測定値に対して予じめ設定され
た上限値、下限値と遂次比較判定し、その大小による判
定値をビットパターンとしテ記憶することができるので
、従来のようにコンピュータのソフトウェアだけで実行
していた上下限判定の処理が不要となる。従って、処理
時間が迅速化されるとともにコンピュータ本体の動作に
余裕ができるので、コンピュータを一層有効に活用する
ことができるという優れた効果が得られる。
数の測定値をこれらの各測定値に対して予じめ設定され
た上限値、下限値と遂次比較判定し、その大小による判
定値をビットパターンとしテ記憶することができるので
、従来のようにコンピュータのソフトウェアだけで実行
していた上下限判定の処理が不要となる。従って、処理
時間が迅速化されるとともにコンピュータ本体の動作に
余裕ができるので、コンピュータを一層有効に活用する
ことができるという優れた効果が得られる。
図面は本発明の一実施例を示す上下限判定装置のブロッ
ク図である。 １・・上下限判定装置、２・・第１分配器、４ａ。 ４ｂ＋４０・・第１．第２．第３データメモリ、８パ・
比較器、１０・・第２分配器、１２ａ、、１２ｂ・・第
１．第２判定値メモリ、１８・・動作制御器。
ク図である。 １・・上下限判定装置、２・・第１分配器、４ａ。 ４ｂ＋４０・・第１．第２．第３データメモリ、８パ・
比較器、１０・・第２分配器、１２ａ、、１２ｂ・・第
１．第２判定値メモリ、１８・・動作制御器。
Claims (1)
- 【特許請求の範囲】 ｉｌ＋ コンピュータから入力される複数個の測定値と
これらの各測定値に対して設定された上限値ならびに下
限値とをそれぞれ分配する第１分配器と、この第１分配
器で分配された測定値。 上限値、下限値毎にデータを記憶する少なくとも３つの
データメモリと、この各データメモリから読み出された
測定値と上・下限値とを比較して測定値の上・下限値と
の大小に応じて上・下限の判定値を出力する比較器と、
この比較器から出力された前記上限判定値と下限判定値
とを分配する第２分配器と、この第２分配器で分配され
た上限判定値、下限判定値毎にデータを記憶する少なく
とも２つの判定値メモリと、前記データメモリ、判定値
メモリの書き込み、読み出し動作を制御する動作制御器
とを備えていることを特徴とする上下限判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20532883A JPS6095324A (ja) | 1983-10-31 | 1983-10-31 | 上下限判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20532883A JPS6095324A (ja) | 1983-10-31 | 1983-10-31 | 上下限判定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6095324A true JPS6095324A (ja) | 1985-05-28 |
Family
ID=16505104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20532883A Pending JPS6095324A (ja) | 1983-10-31 | 1983-10-31 | 上下限判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6095324A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271817A (ja) * | 1985-09-25 | 1987-04-02 | Omron Tateisi Electronics Co | トランスデユ−サ |
| JPS6271819A (ja) * | 1985-09-25 | 1987-04-02 | Omron Tateisi Electronics Co | トランスデユ−サ |
| JPS62106316A (ja) * | 1985-11-05 | 1987-05-16 | Omron Tateisi Electronics Co | トランスデユ−サ |
| FR2692981A1 (fr) * | 1992-06-27 | 1993-12-31 | Bosch Gmbh Robert | Procédé pour déterminer la tension de référence et la tension d'alimentation dans un dispositif de calcul. |
-
1983
- 1983-10-31 JP JP20532883A patent/JPS6095324A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271817A (ja) * | 1985-09-25 | 1987-04-02 | Omron Tateisi Electronics Co | トランスデユ−サ |
| JPS6271819A (ja) * | 1985-09-25 | 1987-04-02 | Omron Tateisi Electronics Co | トランスデユ−サ |
| JPS62106316A (ja) * | 1985-11-05 | 1987-05-16 | Omron Tateisi Electronics Co | トランスデユ−サ |
| FR2692981A1 (fr) * | 1992-06-27 | 1993-12-31 | Bosch Gmbh Robert | Procédé pour déterminer la tension de référence et la tension d'alimentation dans un dispositif de calcul. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2121995A (en) | Method of and apparatus for assigning software resources to memory devices | |
| EP0701206B1 (en) | Emulator with function for detecting illegal access to special function register | |
| US4349875A (en) | Buffer storage control apparatus | |
| KR940000992A (ko) | 디지탈데이타프로세서작동방법 | |
| JPS6095324A (ja) | 上下限判定装置 | |
| JPS63201851A (ja) | バッファ記憶アクセス方法 | |
| JPH0231417B2 (ja) | ||
| EP0540198A1 (en) | Memory controller and data processing system | |
| JPH09305485A (ja) | 画像メモリ制御方式 | |
| JP3245488B2 (ja) | リストベクトル処理装置 | |
| JPS58111171A (ja) | メモリアクセス方式 | |
| JPS6115245A (ja) | 記憶装置 | |
| JPS6243752A (ja) | 信号制御装置 | |
| JPH0245851A (ja) | キャッシュメモリ装置 | |
| JPS62147552A (ja) | 記憶装置 | |
| JPH01217531A (ja) | キャッシュメモリシステムのテスト方法 | |
| JPH0272449A (ja) | キャッシュメモリの自動無効化制御回路 | |
| JPS59103155A (ja) | デ−タ処理モジユ−ル | |
| JPS6168636A (ja) | デ−タ処理装置 | |
| JPS5922154A (ja) | 電子計算機のメモリ制御装置 | |
| JPH02205950A (ja) | メモリ領域指定回路 | |
| JPS63298176A (ja) | Ｉｃテストシステム | |
| JPH0770229B2 (ja) | 読み出し専用メモリ装置 | |
| JPS6226549A (ja) | メモリ回路 | |
| JPH0312753A (ja) | キャッシュデータチェック方式 |