JPH02205950A

JPH02205950A - メモリ領域指定回路

Info

Publication number: JPH02205950A
Application number: JP2614689A
Authority: JP
Inventors: Yoshiaki Yamazaki; 義明山崎; Yuichi Nakao; 中尾　裕一
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1990-08-15
Anticipated expiration: 2010-07-31
Also published as: JPH0769859B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、メモリを複数のアドレスにて分割した各領域
に種々の条件、たとえばウェイトステート数の設定、メ
モリとＩｌｏのいずれを選択するかの設定等のためにメ
モリの領域を指定する回路に関する。

〔従来の技術〕

従来のマイクロプロセッサシステムにおいてメモリの領
域を指定する手法について、その−例を第４図に示す、
この例では、マイクロプロセッサシステムにおいて、メ
モリを複数のアドレスにて複数の領域に分割し、それぞ
れの領域をｔ上室してメモリウェイト数を割付ける場合
について説明する。

メモリ空間１はアドレス“００００　（Ｈ）”から“Ｆ
ＦＦＦ（Ｈビにて構成され、境界アドレス＠ＸＸＸＸ（
ＩＩ）”及び“ＹＹＹＹ　（ＩＩ）”の２つのアドレス
にて上位、中位、下　′位の３つメモリ領域に分割され
ている。２つの境界アドレスはこれを指定するレジスタ
、即ち境界指定レジスタ２により設定される。そして、
それぞれのメモリ領域にウィトステート数を独立に設定
するためのレジスタ、即ちウェイトステート数設定レジ
スタ３が別に備えられている。このウェイトステート数
設定レジスタ３０３つの領域それぞれに２ウエイト、０
（ノー）ウェイト、１ウエイトを設定することにより、
メモリ空間１の上位領域、中位領域、下位領域それぞれ
に２．０．１のウェイトステート数が設定される。

このようなウェイトステート数の設定は、プロセッサに
比して比較的低速のメモリあるいはＩ１０インタフェイ
ス等を接続した際の動作速度の差を吸収するために行わ
れる。

〔発明が解決しようとする課題〕

ところで、上述のような従来の手法では、メモリ空間を
複数の領域に分割するには、境界指定レジスタの容量を
増加させる必要がある。即ち、上述の例では、ウェイト
ステート数の指定をより細かくするには、メモリ領域を
更に細分するために境界指定レジスタの容量を増大する
と共に、それぞれにウェイトステート数を設定するため
にウェイト設定レジスタの容量を増加させる必要がある
。

また逆に、レジスタの容量を増加させないためには、同
一ウェイトステート数のルーチンを同一のメモリ領域に
配置しておく必要があり、プログラム作成上の制約にな
っている。

本発明はこのような事情に鑑みてなされたものであり、
上述の如きプログラム作成上の制約を解消してより柔軟
性に富んだメモリ領域の指定が可能な回路の提供を目的
とする。

〔課題を解決するための手段］本発明に係るメモリ領域指定回路は、アドレスレジスタ
とドントケアビットレジスタとを使用して、複数のアド
レスに対して同一の信号が得られるように構成されてい
る。

（作用〕本発明のメモリ領域指定回路では、複数のアドレスによ
りメモリ空間が分割されると共に、それぞれのアドレス
に対応してドントケアビットレジスタにより同一の信号
が得られ、これによりメモリ領域の指定が行われる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るメモリ領域指定回路の構成を示す
回路図である。

図中、１１．１２は第１のレジスタとしてのアドレスレ
ジスタであり、図示しないメモリのアドレス信号と同一
のビット数にて構成されている。このアドレスレジスタ
１１．１２には所定のアドレスを指示する信号が予め設
定される。

２１、２２は第２のレジスタとしてのドントケアビット
レジスタであり、アドレスレジスタ１１．１２と同一ビ
ット数にて構成されている。このドントケアビットレジ
スタ２１．２２にはその所定位置のビットにドントケア
ビットとしてのｌ″が、他のビットに４０ｍが−それぞ
れ設定されている。

３１ａ、　３１ｂ−、３２ａ、　３２ｂ・・・はそれぞ
れ−数構出回路としての２人力のｌｌＸＮＯＲゲートで
あり、アドレスレジスタ１１．１２の各ビットにそれぞ
れの一方の入力が接続されている。

４１ａ、　４１ｂ−、４２ａ、’　４２ｂ・＝は２人力
のＯＲゲートであり、それぞれの一方の入力は上述のＥ
ＸＮＯＲゲー）３１ａ、　３１ｂ・・・、　３２ａ、　
３２ｂ・・・に、他方の入力は前述のドントケアビット
レジスタ２１．２２の対応する各ビットに接続されてい
る。

５１、５２はへＮＯゲートであり、それぞれＯＲゲート
４１ａ、　４１ｂ・・・の出力及び４２ａ、　４２ｂ・
・・の出力を入力としている。

７０はアドレスバスであり、図示・しないアドレス指定
手段により指定された境界アドレスをアドレス信号線７
１ａ、　７１ｂ・・・を介してそれぞれ対応するＥにＮ
ＯＲゲー）３１ａ、　３１ｂ・・・に、またアドレス信
号線７２ａ。

？２ｂ・・・を介じてそれぞれ対応するＥＸＮＯＲゲー
ト３２ａ。

３２ｂ・・・に入力する。

６１．６２は＾ＮＤゲー）５１．５２の出力信号線であ
る。

以上のように構成された本発明のメモリの領域指定回路
の動作について、ウェイトステートをメモリ空間の各領
域を指定して設定する場合について以下に説明する。

図示しないメモリ空間を２５６バイトとし、ウェイトス
テートを１ウエイトに設定するとする。

まず、第２図に示す如く、アドレスレジスタ１１に“Ｆ
Ｆ　（Ｈ）”、即ち２進表現で“１１１１１１１１”を
、ドントケアビットレジスタ２１に“０５（Ｈ）″、即
ち２進表現で“０００００１０１”をそれぞれ設定する
。

そして、アドレスバス７０からアドレス信号線７１ａ。

７１ｂ・・・を介してアドレス信号がＥＸＮＯＲゲート
３１ａ。

３１ｂ・・・に入力されると、［！ＸＮＯＲゲー）３１
ａ、　３１ｂ・・・はこれらのアドレス信号とアドレス
レジスタ１１に設定されている信号との一致・不一致を
検出し、一致しているビットに関しては対応するＥＸＮ
ＯＲゲートから信号“１”が出力される。

このＥＩＸＮＯＲゲート３１ａ、　３１ｂ・・・の内の
ドントケアビットレジスタ２１のビットの内容が“１″
であるビットに対応するビットが０”である場合は、Ｏ
Ｒゲ−ト４１ａ、　４４ｂ・・・の内の対応するいずれ
かの出力は“１“になるので、ＡＮＤゲー）５１の総て
の入力が“１″になり、その出力６１も“１”になる。

具体的には、アドレスレジスター１にＦＦ（Ｈ）″が、
ドントケアビットレジスタ２１に０５　（Ｈ）”が設定
されている場合にＡＮＤゲート５１の出力６１が“１”
になるアドレスの例は、”ＦＦ（Ｈ）”、”Ｆｌ！（１
１）”、　ＦＢ　（Ｈ）″及び“ＦＡ　（［１）”であ
る、Ｉｐち、それぞれを２進表示するとＦＦ　（Ｈ）　”−１１１１１１１１”“ＦＢ　（ＩＩ
）”−“１１１１１１１０”ＦＢ（Ｈ）’−’１１１１
１０１１” “ＦＡ（Ｈ）１“１１１１１０１０” となり、第２図に参照符号８０にて示す如く、ドントケ
アピントレジスタ２１の１”であるビット以外の総ての
ピントが“１ｍであればＡＮＤゲート５１の出力６１が
“１”になる。

従うて、このＡＮＤゲート５１の出力６１が“１”であ
る場合にそのメモリ領域のウェイトステート数を１ウエ
イトにするように設定しておけば、上述の４つのアドレ
スがアドレスバス７０から順次出力された場合、第３図
に示す如く、メモリ空間ｌのアドレス″ＦＦ（Ｉり”か
ら”ＦＥ（ＩＩ）″までの領域にウェイトステート数と
して１ウエイトが、またアドレス“ＦＢ　（Ｈ）”から
“ＦＡ　（）Ｉ）”までの領域にもウェイトステート数
として１ウエイトがそれぞれ設定される。

なお、ＡＮＤゲート５２の出力６２が“ｌ”である場合
にたとえばウェイトステートとして２ウエイトが設定さ
れるようにしておけば、アドレスレジスタ１２とドント
ケアビットレジスタ２２との各ビットに設定されるデー
タにより、前述同様にメモリ空間１をアドレスバス７０
から出力されるアドレスにより複数の領域に分割し、そ
れぞれにウェイトステート数として２ウエイトを設定す
ることが可能であることは言うまでもない。

また上述の実施例では、アドレス信号線を全ビット使用
して１ワ一ド単位でメモリ領域の分割を指定しているが
、メモリ空間１を頁単位に分割しておき、それぞれの頁
指定を行うためのアドレスの上位ビットのみを使用して
頁単位でメモリ空間１の領域指定を行うようにしてもよ
い。

また更に、上述の実施例では、メモリ空間ｌを複数の領
域に分割し、それぞれの領域を指定してウェイトステー
ト数を設定する例を示していいるが、これはウェイトス
テートＭに限らず、たとえばデータの出力先としてメモ
リとＩ１０インクフェイスのいずれを選択するか、等の
設定も可能である。

〔発明の効果〕

以上に詳述した如く本発明によれば、分割されたメモリ
空間の各領域の指定が柔軟に行い得るので、プログラム
作成の際の制約が緩和される。

【図面の簡単な説明】

第１図は本発明に係るメモリ領域指定回路の一構成例を
示す回路図、第２図はそのアドレスレジスタとドントケ
アビットレジスタへのデータの設定例を示す模式図、第
３図は第２図に示したデータの設定例によるメモリ空間
の分割及びウェイトステート数の設定状態を示す模式図
、第４図は従来のメモリ領域の指定のための手法を示す
模式図である。１：メモリ空間　１１．１２ニアドレスレジスタ２１．
２２：ドントケアビットレジスタ　３１ａ、３１ｂ・・
・３２ａ、　３２ｂ−・−：ＥＸＮＯＲゲー）　　４１
ａ、４１ｂ−，４２ａ、、４２ｂ・＝：ＯＲゲート　５
１．５２：ＡＮＤゲートなお、各図中同一符号は同−又
は相当部分を示す。

Claims

【特許請求の範囲】

（１）境界アドレスにより複数の領域に分割されている
メモリ空間の各領域を指定するためのメモリ領域指定回
路において、前記境界アドレスが入力される複数のアドレス信号線と、前記アドレス信号線と同数のビット信号を記憶する第１のレジスタと、前記アドレス信号線から入力されるアドレス信号の各ビットのデータとこれに対応する前記第１の
レジスタの各ビットのデータとの一致・不一致を検出す
る一致検出回路と、該一致検出回路による検出結果を表すビットの内の所定のビットについて、一致したと見做すため
のドントケアビットを任意に設定することが可能な第２
のレジスタと、前記一致検出回路により一致検出されたビットと前記第２のレジスタのドントケアビットとを入力
とする論理和回路と、該論理和回路の各ビットの論理積を出力する論理積回路とを備え、前記論理積回路の出力に応じて前記メモリ空間の各領域を指定するか否かが決定されることを特徴
とするメモリ領域指定回路。