JPS63201830A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多数の演算レジスタを持つ情報処理装置に係
り、特に、演算レジスタや制御機構を単一の半導体チッ
プに搭載したマイクロプロセッサのような情報処理装置
に関する。

〔従来の技術〕

従来、主記憶装置に対する並列処理を行う情報処理装置
は、プレンティスホール発行、ターネンバーム著ストラ
クチャード・コンピュータ・オーガニゼーション第２版
（１９８６年）　（Ｔａｎｅｎｂａｕｍ−Ａ、　　Ｓ　
、　３ｔｒｕｃｔｕｒｅｄ　Ｃｏｍｐｕｔｅｒ　Ｑｒｇ
ａｎｉｚａｔｉｏｎ。

５ｅｃｏｎｄ　Ｅｄｉｔｉｏｎ　（１９８６，Ｐｒｅｎ
ｔｉｃｅ−）（ａｌｌ　）においで論じられておシ、主
記憶装置上に配置された配列等に対する演算を高速に処
理するものである。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術においては、主記憶上の並
列演算専用であり、次のような問題点がある。

第個の問題点としては、１８Ｉ技術の発展により情報処
理装置内の演算レジスタの数が増加した場合、上記従来
技術では、演算レジスタ群上に配置した並列データに対
する並列処理を行うことができない。

第２の問題点としては、上記従来技術は並列演算専用で
あり、一般演算に対する配慮がされておらず、利用者は
、並列演算と一般演算の使用頻度により、利用する情報
処理装置を使い分ける必要がある。

本発明の目的は、演算レジスタ群に対する並列演算を可
能にし、かつかかる並列演算と一般演算を同一の命令体
系でおこなえる情報処理装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、各演算レジスタに対応した複数個の演算器
と、どの演算器を用いるかを示す並列制御レジスタとを
設け、並列制御レジスタの内容。

または命令語の１個以上の演算レジスタを指示するオペ
ランド指定を基に、１個以上の演算器を同時に動作させ
る機構を設けることにより達成される。

〔作用〕

複数個の演算器は独立に動作し、別々の演算レジスタに
接続されているため、演算レジスタ群上に配置された並
列データの並行処理が可能となり。

また、一般命令の場合は、命令で用いている演算レジス
タに対応する演算器のみが動作し、並列命令の場合は、
命令で指定した演算レジスタ群に対応する演算器群、ま
たは、並列制御レジスタで指定した演算器群が同時に動
作するようになっているので、演算レジスタ群に対する
並列演算が可能となり、かつ、並列演算と一般演算を同
一の命令体系で行える。

〔実施例〕

以下１本発明の一実施例を詳細に説明する。

第１図は、本発明を、演算レジスタ数１５個のマイクロ
プロセッサに適用した一実施例の構成図である。

マイクロプロセッサ１には、主記憶装置２が。

内部バス１０を通して接続されている。内部バス１０と
１５個の演算レジスタ１１０１，１１０２．・・・１１
１５は、各々対応する１６個の演算器１２００゜１２０
１．１２０２．・・・１２１５の一つの入力に接続され
ている。演算器１２００〜１２１５の別の入力は、各々
対応する１６個の演算器入力選択器１３００，１３０１
．・・−１３１５の出力接続されており、演算器入力選
択器１３００〜１３１５は。

演算器入力選択線１８の信号に従い、内部バス１０と演
算レジスタ１１０１〜１１１５のうちの、どのデータを
演算器１２００〜１２１５に送るかを決定する。

演算器選択線１９は１０ビツトの幅を持っておシ、各ビ
ットが演算器１２００〜１２１５の各々に入力され、対
応する演算器選択線１９のビットが１であるような演算
器が同時に作動する。演算器１２００〜１２１５が行う
演算の攬類は、演算器機能入力線１７によって指定され
、全演算器１１２００〜１２１５が同一の演算立性う。

演算の結果は、各々対応する演算レジスタ１１０１〜１
１１５、’！たけ、内部バス１０を経由して主記憶装置
２へ設定される。

第２図は、本実施例が提供する３種類の演算命令形式で
ある。命令のオペランドにおいて、０番目の演算レジス
タが指定された場合、主記憶装置２へのアクセスと解釈
され、命令のアドレス指定部で指定された領域へアクセ
スする。演算の実行手順は、主記憶装置２と、演算レジ
スタ１１０１〜１１１５との間に相違はないため、以下
の説明では演算レジスタ１１０１〜１１１５を対象とし
た説明を行う。

同図（ａ）に示す第１演算命令形式３０は、演算レジス
タ１１０１〜１１１５のうちの２個の演算レジスタ間の
演算を行う演算命令形式であり、３０１は命令コード、
３０２は演算命令形式を示す演算命令形式ビット、３０
３は演算の対象でおり、かつ、演算結果の設定対象でも
ある第１オペランド。

３０４は演算の対象である第２オペランド、３０５は第
１オペランド３０３，４たは第２オペランド３０４が主
記憶装置２を表わす時に必要なアドレス指定部を示す。

第１演算命令形式３０を持つ命令の実行は、以下に示す
手順で行われる。デコーダ１４は、命令コード３０個の
パターンを、各演算器１２００〜１２１５の機能入力パ
ターンヘデコードし、演算器機能入力線１７へ出力する
。演算命令形式ビット３０２が、第１演算命令を示して
いるため。

４ビツトの第１オペランド３０３を１６ビツトの演算器
選択信号ヘデコードして、演算器選択線１１９へ出力す
る。この時の演算器選択信号は、第１オペ２ンド３０３
で指定された演算レジスタ。

または内部バス１０（すなわち主記憶装置２）に対応す
るビットのみが１であり、他が全て０にデコードされて
いる。更に４ビツトの第２オペランド３０４を全ての演
算器入力選択器１３００〜１３１５へ入力されるように
拡散して演算器入力選択線１８へ出力することによって
、第１オペランド３０３で指定された演算器で、第１オ
ペランド３０３と第２オペランド３０４で指定された２
個の演算レジスタ間の演算が行われ、結果が第１オペラ
ンド３０３で指定された演算レジスタに設定される。

同図（ｂ）に示す第２演算命令形式３１は、複数個の演
算レジスタと１個の演算レジスタとの間で同一の演算を
行う演算命令形式であり１例えば第２演算レジスタ１１
０２から第１５演算レジスタ１１１５の１４個の演算レ
ジスタ全てに、第１演算レジスタ１１０１を加える、と
いうような演算に用いることができる。３１１は命令コ
ード、う３１２は演算命令形式ビット、３１３は演算の
対象であり、かつ、演算結果の設定対象でもある第１オ
ペランド群、３１４は演算の対象を示す第２オペランド
、３１５は、主記憶アクセスの際に必／Ａｓ 要になるアドレス指定部を示す。

第１オペランド群３１３は、長さ１６ビツトであり、各
ビットがそれぞれ内部ノくスｌＯと各演算レジスタ１１
０１〜１１１５に対応しており、対応するビットが１で
ろる演算レジスタ、′！たは。

内部バス１０（すなわち、主記憶装置２）が演算対象と
なる。第２演算命令形式３１を持つ命令の奥行は、以下
に示す手順で行われる。デコーダ１４は、命令コード３
１個のパターンをデコードして演算器機能入力線１７へ
出力する。演算命令形式ビット３１２が、第２演算命令
を示しているため、１６ビツトの第１オペランド群３１
３をそのまま演算器選択線１９へ出力し、第２オペラン
ド３１４ｔ−、全ての演算器入力選択器１３００〜１３
１５へ入力されるように拡張して演算器入力選択線１８
へ出力することによって、第１オペランド群３１３で指
定した複数個の演算レジスタと。

第２オペランド３１４で指定した１個の演算レジスタ間
の演算を同時に行うことが可能となる。

同図（Ｃ）に示す第３演算命令形式３２は、内部ノくス
１０（すなわち主記憶装置２）と各演算レジスタ１１０
１〜１１１５の任意の組み合せの演算を。

複数組同時に行うための演算命令形式であり１例えば、
第１演算レジスタ１１０１に第２演算レジスタ１１０２
を加え、第２演算レジスタ１１０２に第１５演算レジス
タ１１１５を加え、第１５演算レジスタ１１１５に第１
演算レジスタ１１０１を加える、というような複数の同
一種類の演算を同時に行うことができる。演算命令形式
ビット３２２が第３演算命令を示している時は、あらか
じめ設定しである並列制御レジスタ１６の内容をそのま
ま演算器選択線１９と演算器入力選択線１８へ出力する
。すなわち、並列制御レジスタ１６は第３図に示すよう
に％　１６ビツトの演算器選択部１６０と４×１６ビツ
トの演算器入力選択部１６゛１で構成される。演算器選
択部１６０の各ビットは、各演算器１２００〜１２１５
に対応しており、対応したビットが１である演算器が動
作する。演算器入力選択部１６１は、４ビット単位で、
各演算器入力選択器１３００〜１３１５に対応しておシ
、対応した４ビツトの値により、内部バス１０．または
、演算レジスタ１１０１〜１１１５のうちの１つを演算
器への入力とする。

このことにより、各演算器１２００〜１２１５に入力さ
れるデータを演算器ごとに設定できるため。

内部バス１０と各演算レジスタ１１０１〜１１１５の全
てと、それぞれ任意の内部バス１０．または演算レジス
タ１１０１〜１１１５との並列演算が可能となる。

本実施例によれば、第１オペランドに単一の演算レジス
タを指定するか、複数の演算レジスタ群を指定するかの
違いだけで、一般演算と並列演算との使い分けが可能と
なり、更に複雑な並列演算も、並列制御レジスタ１６を
用いることにより。

容易に実現可能である。更に、一般演算の場合でも、各
演算レジスタ１１０１〜１１１５と各演算器１２０１〜
１２１５とのデータの流れは、内部バス１０を使用しな
いため、バスの確保、解放の必要がない。よって、演算
の処理がパイプライン的に高い並列性を持って実行され
るため、結果的に−演算命令当りの処理時間が短縮でき
る。

本実施例は、１個の並列制御レジスタ１６を持っている
が、複数の並列制御レジスタ１６を持ち。

第３演算命令形式３２のオペランドで、どの並列制御レ
ジスタ１６を使用するかを指定する実施例も、容易に実
現可能である。

また１本笑施例は、１個の演算レジスタに１１固の演算
器が対応しているが、第４図のように複数の演算レジス
タ１１に１個の演算器１２０１を対応させ、命令のオペ
ランドで指定された演算レジスタ１１を含む演算レジス
タ群１１０に対応する演算器１２０１が動作する実施例
も、容易に実現可能でるる。この実施例は、演算レジメ
タ群１１０間の並列処理が可能でめり、２次元配列の高
速処理等に向いている。

〔発明の効果〕

本発明によれば、複数の演算レジスタに対する並列演算
が可能となり、かつ、並列演算と一般演算とに同一の命
令形式を用いるために、並列処理のプログラミングが容
易になる。また、一般命令の実行の際、連続した命令を
対象とする演算レジスタが異なれば、全く異なる資源を
使用するために、並列性の高い命令実行が可能となり、
一命令当シの命令実行時間が短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプロセッサの構成
図、第２図は本実施例が提供する３種類の演算命令形式
を示す図、第３図は並列制御レジスタの構成図、第４図
は複数個の演算レジスタに１個の演算器が対応している
実施例の、演算レジスタと演算器との対応図である。 １・・・マイクロプロセッサ、２・・・主記憶装置。 １１０１．１１０２．１１１５・・・演算レジスタ。 １２００．１２０１，１２０２，１２１５・・・演算器
、１３００，１３０１，１３０２．１３１５・・・演算
器入力選択器、１４・・・デコーダ、１５・・・命令レ
ジスタ、１６・・・並列制御レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、主記憶番地空間を持つ主記憶装置と、主記憶アクセ
   ス機構と、演算レジスタ番地空間を持つ演算レジスタ群
   と演算レジスタアクセス機構と、演算手段とを有する情
   報処理装置において、上記演算レジスタに対応して配置
   された複数個の演算手段または、上記演算レジスタと上
   記主記憶装置とに対応して配置された複数個の演算手段
   と、演算命令の演算数と被演算数に相当する演算レジス
   タや主記憶装置の組や転送命令の転送元と転送先の演算
   レジスタや主記憶装置の組を、一命令について一組以上
   指定可能な指定手段と、上記複数個の演算手段のうち、
   上記指定手段で指定された演算レジスタや主記憶装置に
   対応した一個以上の演算手段を並列に動作させる命令体
   系機構とを設けたことを特徴とする情報処理装置。 ２、上記指定手段として、命令語のオペランドを用いる
   ことを特徴とした第１項記載の情報処理装置。 ３、上記指定手段として、少くとも１個の制御レジスタ
   を用いることを特徴とする第１項記載の情報処理装置。 ４、上記１個以上の制御レジスタのうち、指定手段とし
   て有効な制御レジスタを、命令語のオペランドを用いて
   指定することを特徴とした第３項記載の情報処理装置。 ５、上記指定手段として、命令語の種類に応じて、命令
   語のオペランドを用いる命令語と、少なくとも１個以上
   の制御レジスタを用いる命令語とが存在する命令体系と
   指定手段とを有することを特徴とする第１項記載の情報
   処理装置。 ６、上記演算手段として、上記演算レジスタ１個に対し
   、１個の割合で配置された演算手段を有することを特徴
   とした第１項記載の情報処理装置。 ７、上記演算手段として、上記演算レジスタ複数個に対
   し、１個の割合で配置された演算手段を有することを特
   徴とした第１項記載の情報処理装置。 ８、上記演算レジスタ群と演算レジスタアクセス機構と
   演算手段と指定手段とを、単一の半導体チップに搭載す
   ることを特徴とする第１項記載の情報処理装置。