JPS609349B2 - ダイナミック・ランダム・アクセス半導体メモリ装置 - Google Patents

ダイナミック・ランダム・アクセス半導体メモリ装置

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JPS609349B2
JPS609349B2 JP55147165A JP14716580A JPS609349B2 JP S609349 B2 JPS609349 B2 JP S609349B2 JP 55147165 A JP55147165 A JP 55147165A JP 14716580 A JP14716580 A JP 14716580A JP S609349 B2 JPS609349 B2 JP S609349B2
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JP
Japan
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substrate
capacitor
film
substrates
memory device
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JP55147165A
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English (en)
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JPS5771171A (en
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浩 柴田
雅信 小原
秀文 中田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Priority to DE19813141056 priority patent/DE3141056A1/de
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Publication of JPS609349B2 publication Critical patent/JPS609349B2/ja
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Description

【発明の詳細な説明】 この発明はダイナミック・ランダム・アクセス半導体メ
モリ装置の改良に関するものである。
近年半導体技術の進歩によって半導体集積回路の集積度
は向上し、１６キロビツトメモリ、９４キロビットメモ
リの生産が可能となり、更にはそれ以上のビット容量を
有するメモリ装置の試作が報ぜられるようになった。第
１図は１トランジスタ、１キャパシタ構成のダイナミッ
クメモリ素子の構成図で、単位面積当りの集積度を高め
るのに適している。図示のようにＭＯＳトラ ンジスタ
（ＭＯＳＴ）ＱとキヤパシタＣとからなり、ＭＯＳＴＱ
のゲート端子ＶＧはワード線に接続され、ソース端子Ｖ
ｓはビット線に接続され、ドレインはキャパシタＣを介
して端子Ｖｏへ引出されている。このメモリ素子の動作
は周知であるから説明を省略する。第２図は従来のこの
形のメモリセルの第１の例の構造を示す断面図で、いわ
ゆる二層多結晶シリコン膜構造である。
その製造手順を述べることによって構成を説明する。ｐ
形シリコ（Ｓｊ）基板１に素子間分離のための厚い分離
酸化膜２と、その直下に分離膜２の下のｐ形シリコンが
ｎ形に反転しないようにｐ＋形領域３を設ける。次に、
キャパシ夕用酸化膜４をシリコン表面全面に形成後、多
結晶シリコン（ポリシリコン）膜をＣＶＤ法などで形成
し、写真製版技術を用いてキャパシ夕霞極５を残す。次
にゲート酸化膜６をシリコン表面全面に形成後、更にＣ
ＶＤ法にてポリシリコン膜を形成し写真製版技術でゲー
ト電極７を残す。続いて、ビットラインに相当するｎ十
形領域８を拡散などで形成したのち、全面にＣＶＤ法な
どで厚い酸化Ｓｉ（Ｓｉ０２）膜９を形成し、ゲート電
極７上にコンタクトホール１０を形成したのち、アルミ
ニウムを黍着し、写真製版技術を用いてワード線１１を
形成して、メモリセルの基本的構造を完成する。この例
では、キヤパシタは基板１とポリシリコンのキャパシタ
電極５とそれらの間の酸化膜４とによって形成されてい
る。第３図は従来のメモリセルの第２の例の構造を示す
断面図である。
この例では、ｐ形Ｓｉ基板１に素子間分離用の厚い分離
酸化膜２とその直下のｐ十形領域２とを形成後、シリコ
ン表面全面にゲート酸化膜６になる薄い酸化膜を形成し
、更にその上に全面にＣＶＤ法によってポリシリコン膜
を形成し、写真製版技術でＭＯＳＴのゲート電極７を形
成する。そしてこのゲート電極７をマスクとして、その
近傍にソースおよびドレインをそれぞれ構成するｎ＋形
領域８および１２を形成する。次に、全面にＣＶＤ法で
厚いＳｉ０２腰９を形成した後、ドレィンｎ＋形領域１
２の上のＳｉ０２膜９を除去し、その上からポリシリコ
ン膜を形成し写真製版技術を用いて、ポリシリコン電極
１３を形成する。次にその上にキャパシタ用絶縁酸化膜
１４を形成後、更にポリシリコン膜を形成し、写真製版
技術によってキャパシタ対向電極１５を形成する。つい
で厚い酸化膜１６をＣＶＤ法などで形成した後、ビット
ライのためのコンタクトホール１７を形成し、その上か
らアルミニウムなどを蒸着し、ビット線１８を写真製版
技術で形成する。続いて、これらの各膜層を保護するた
めに厚い酸化膜１９を形成してメモリセルの基本的構造
を完成する。この例ではポリシリコン電極１３、ポリシ
リコンからなるキャパシタ対向電極１５およびこ３れら
の間の絶縁酸化膜１１がキャパシタを構成している。さ
て、上記第１図、第２図、第３図に示したようなメモリ
セルにおいては、情報“１”または“０”を記憶するキ
ヤパシタＣの部分の面積が、３メモリセル面積の縮少を
制約し、いわゆる、超ＬＳＩといわれる私キロビツト以
上のメモリ装置の実現を困難にしている。
更に、近年の研究の結果、自然界に存在する放射性物質
からのは線の照射を受けて半導体基体中に発生する正孔
一電子対４のために、キャパシタＣ部に蓄積されていた
電荷が消失してしまい、いわゆるソフトエラーと呼ばれ
る誤動作をすることが判った。このソフトエラーを防止
するには蓄積電荷、すな銭ちキャパシタＣの容量をある
程度大きく保持することが必要で、キャパシタＣの容量
を小さくするのはむつかしい。更にセル中のキャパシタ
Ｃを小さくするとビット線上の浮遊容量との相対比が小
さくなって、記憶情報“１”，“０”の判別をするセン
スアンプの性能の向上を必要とする。しかし、センスア
ンプについては現在すでにその性能がその極限まで改善
されており、将来ともセンスアンプの性能が飛躍的に向
上することを期待しがたい。ところで、第３図に示した
第２の従来例ではキャパシタ用絶縁膜１４は必ずしもＳ
ｉ０２膜でなくてもよく、譲露率の高い材料による膜で
も構成でき、しかもキャパシタ部分がゲートの上に形成
できる点でキャパシタ容量の増大に好都合である点にお
いて、第２図に示した第１の従来例に比してすぐれてい
る。しかし、この第３図に示した三層多結晶シリコン膜
構造では、第２、第３層のポリシリコン膜１３および１
５はシリコン表面の凹凸に影響されて、膜欠陥が発生し
、生産性に大きな問題がある。更に、膜に凹凸が生じる
ので、各セルのキャパシタの容量のばらつきを少なく形
成することが困難である。また、キャパシタはビット線
１８の上の面領域まで拡張できないので、メモリセルの
面積をこれ以上小さくすることができない。また、キャ
パシタの容量を増大するためキャパシタ用絶縁膜１４に
譲雷率の高い材料を用いたときは、近傍のＭＯＳＴの特
性上そのＶｔｈ値の不安定を招く危険性がある。この発
明は以上のような点に鑑みてなされたもので、メモリ装
置の一部を構成する半導体活性素子部を半導体基板に形
成し、メモリ装置の他の一部を構成するキャパシタ部を
別個の絶縁体または導電体からなる基板に形成して、両
基板を対向させ、両基板の対向面にそれぞれ互いに対応
するように設けた電極を介して両基板を接続して構成す
ることによって集積度を高めるとともに前述のソフトエ
ラーの発生の少し・ダイナミック・ランダム・アクセス
半導体メモリ装置の構成を提供することを目的としてい
る。
ダイナミックＲＡＭの場合、アドレス指定回路、内部パ
ルス発生回路、センスアンプなどの周辺回路とメモリセ
ルとからなるが、周辺回路とメモリセルの一構成要素で
あるＭＯＳＴとの半導体活性素子（アクティブ・デバイ
ス）を半導体基板に構成し、各メモリ素子のキャパシタ
部を別個の基板に構成して、両基板に接続用電極を設け
、両基板を対向させて配置し、各基板の電極同志を溶着
法、露着法などで接続して、メモリ機能を有する半導体
装置を形成する。
。以下メモリセル部についてのみ詳述するが、上述のよ
うにＭＯＳＴを構成する基板には周辺回路も同時に形成
されるものである。
第４図Ａ〜Ｄはこの発明の一実施例の活性素子基板の製
作主要段階における状況を示す断面図である。
まず、第４図Ａに示すように、ｐ形Ｓｉ基板１上に素子
間分離用の厚い分離酸化膜２を写真製版技術と熱酸化法
とによって形成する。この際、分離酸化膜２の直下に反
転防止用のｐ十形領域３をイオン打込み法を併用して形
成する。次に、全面に薄い酸化膜６ａを形成する。続い
て、ＣＶＤ法などでポリシリコン膜を堆積させ、写真製
版技術でＭＯＳＴのゲート電極７を形成する。そして、
このゲート電極７をマスクとしてイオン打込み法または
拡散法でソースおよびドレィン領域をそれぞれ構成する
ｎ＋形領域８および１２を形成する。次に第４図Ｂに示
すように、ゲート電極７の上を含む全上面に厚い酸化膜
９を堆積後、写真製版技術でソース領域８およびドレィ
ン領域１２上の一部にコンタクトホールを設ける。次に
アルミニウムなどの金属を蒸着した後、写真製版技術を
用いて、ソース電極２０およびドレィン領域電極２１を
形成する。これまでのプロセスによって周辺回路とメモ
リセルの一部を構成するＭＯＳＴとの実体部が完成され
る。次に、第４図Ｃに示すように、更に厚い酸化膜２２
を堆積させて全面を覆い、写真製版技術を用いてキャパ
シタ部との接続用にドレィン電極２１上の一部を関孔し
、次にクロムもしくは銅または両金属を蒸着し、シンタ
リングさせて金属膜２３を形成した後、フオトレジスト
層２４を所要パターンに形成し、その上から、鉛、錫ま
たはその合金を電気メッキなどによって堆積させ、バン
プ２５を形成する。
続いて、第４図Ｄに示すようにフオトレジスト層２４を
除去したのち、バンプ２５をマスクとして金属膜２３の
露出部をエッチング除去し、次にウェハ全体を高温雰囲
気中に置いて、、低融点金属からなるバンプ２５を溶融
させてその形状を整えさせる。このようにして活性素子
基板は完成する。第５図ＡおよびＢはこの実施例のメモ
リキャパシタ部基板の製作主要段階における状況を示す
断面図である。
主基板３１としては後のプロセスを容易にするために透
明なセラミック基板またはサフィャ基板が適している。
しかし透明基板であることは必須要件ではなく、更に導
電板であるタンタル板などであってもよい。この実施例
では平面度のよいサフアィャ基板を用いる。第５図Ａに
示すようにサフアィャ基板３１の上にタンタル膜３２を
蒸着する。続いて陽極化成によってタンタル酸化膜層を
形成し、更に誘電体を蒸着、ＣＶＤ法、プラズマ法など
によって被着させ誘電体膜層３３を形成する。譲亀体膜
層３３を多層構造にしたのは漏洩電流を小さくするため
であるが、これも必須要件ではない。続いて、その上に
接着性に富んだクロム、チタン、銅などを義着した後、
写真製版技術によってキヤパシタ対向電極金属膜３４を
形成する。次に第５図Ｂに示すように、全面にＳｉ０２
膜のような厚い絶縁膜３５を堆積させ、写真製版技術で
その一部を関孔させた後、全面にクロム、銅などの金属
層３６を蒸着形成し、更にその上にフオトレジスト層３
７を写真製版技術を用いて図示のように所要パターンに
形成し、金属層３６の露出面上に鉛、スズなどの低融点
金属層３８を電気メッキによって堆積形成する。更に、
フオトレジスト層３７を除去した後、低融点金属層３８
を加熱溶融してバンプ形状を整えることによってメモリ
キャパシタ部基板は完成する。第６図はこのようにして
製作された活性素子基板とメモリキャパシタ部基板とを
バンプ部で溶着させた状態を示す断面図で、両基板のバ
ンプ２５および３８を対向させ加熱溶融させることによ
って、自己整合的に落着し、両基板間の位置ずれを自己
修正する特長がある。この際、一方の基板が透明である
ことは両基板の位置合わせに便利である。第７図は上述
のような構成の半導体装置の基板全体を示し、第７図Ａ
はその平面図、第７図Ｂは０第７図ＡのＷＢ−肌Ｂ線で
の断面図である。
すなわち、活性素子基板４０とメモリキャパシタ部基板
５０をそれぞれ所定の寸法に裁断して、両基板を位置合
わせマークに従って重ね合わせて、圧着または加熱して
両基板のバンプ２５および３８で溶着させるのである。
４１は外部接続用電極バンプである。
なお、両基板のバンプ相互間の溶着には単に加熱するだ
けでなく、ビーム状の可視光またはレーザービームを局
所的に照射して数多くのバンプ相互間を完全に溶着させ
ることも一方法として考えられる。
更に、外部接続用電極バンプ４１も形成されているので
、適当なパッケージを用意することによって、前述の両
基板間および外部回路との接続を同一工程で行なうこと
もできる。また、両基板のバンプは低融点金属に限るこ
となく、伝導性のある有機材料でも、電気的に接続され
るならばこれでもよい。この実施例では、従釆メモリセ
ル面積の稀少を阻害していたキャパシタ部を第２の基板
へ移行させ、しかも誘電率の高い誘電体を用いて形成す
るようにしたのでキヤパシタの小形化が可能となる。
たとえば、Ｓｉ０２の譲蚕率が３９であるのに対してＴ
ａＱでは２２、チタン酸バリウムその他の誘電体ではそ
れ以上の値を有し、もはやキヤパシタ用面積がセル寸法
の制約とはならない。更に、第１の基板、すなわちＭＯ
ＳＴを形成する基板上の加工は微細加工を要するプロセ
スはバンプ形成以前のプロセスに限られる。すなわちポ
リシリコン電極の形成、アルミニウム電極の形成のみが
微細加工を必要とするのみである。バンプ形成のプロセ
スは必ずしも微細加工プロセスを必要としない。しかし
、従来得られている集積度より以上の集積度が容易に得
られる。また、第１の基板の形成プロセスは従来のプロ
セスに比して、その工程数が極めて少なくなり、高精度
の欠陥の少ないパターンが容易に得られる。また、第２
の基板の形成において、キャパシタは平面上に作られる
ので、その容量のばらつきが少なくすることができ、任
意の譲竜体と電極用金属を選択して使用できる。また、
パターンが比較的簡単であるので、高精度で欠陥の少な
いパターンが得られる。更に重要なことは、電荷蓄積キ
ャパシタがシリコンのｐｎ接合には全く無関係の通常の
キャパシタであるから、Ｑ線によるソフトエラーは全く
発生しな４いばかりでなく、１つのセル中に形成される
容量を大きくできるので、センスアンプなどの周辺回路
は簡単な構成でよくなる。また、キャパシ外こ蓄積され
る電荷の自然放電にかかる時間は、従来のｐｎ接合によ
る電荷蓄積に比べて、桁ちがし、に大きいので、リフレ
ツシュ時間間隔を長くすることができる。以上、ダイナ
ミックＲＡＭについて述べたが、その他の用途、例えば
ＣＣＤにこの発明の主旨を適用して、受光素子と電荷転
送部とを別の基板で構成し、具体的には、赤外線の受光
部にはインジウム・アンチモン（ｌｎＳｂ）または水銀
・カドミ０ウム・テルル（ＨｇＣｄＴｅ）のような高感
度センサを形成し、電荷転送部には電荷転送効率の高い
シリコン基板を用いて効率のよい構成が可能となる。
以上詳述したように、この発明ではダィナミッタク・ラ
ンダム・アクセス半導体メモリ装置をその一部を構成す
る半導体活性素子部を半導体基板に形成し、他の一部を
構成するキャパシタ部を別個の絶縁体または導電体から
なる基板に形成して、両基板を対向させ、両基板の対向
面にそれぞれ互いに対応するように設けた電極を介して
両基板を接続して構成したので、集積度の向上は勿論、
ソフトエラーの発生を防止できる。
【図面の簡単な説明】 第１図はダイナミックメモリ素子の構成回路図、第２図
は従来のこの形のメモリセルの第１の例の構造を示す断
面図、第３図は従来のメモリセルの第２の例の構造を示
す断面図、第４図Ａ〜Ｄはこの発明の一実施例の活性素
子基板の製作主要段階における状況を示す断面図、第５
図ＡおよびＢはこの実施例のメモリキャパシタ部基板の
製作主要段階における状況を示す断面図、第６図はこの
実施例の活性素子基板とメモリキャパシタ部基板とをバ
ンプ部で溶着させた状態を示す断面図、第７図はこの実
施例の基板全体を示し、第７図Ａはその平面図、第７図
ＢはＡの州Ｂ−肌Ｂ線での断面図である。 図において、１は第１の基板（半導体基板）、３１は第
２の基板（サフアィャ基板）、２５，３８は電極（バン
プ）、４０は活性素子基板、５０はメモリキャパシタ部
基板である。 なお、図中同一符号は同一または相当部分を示す。第１
図 第２図 第３図 第４図 第５図 第６図 第７図

Claims (1)

  1. 【特許請求の範囲】 １ 半導体活性素子部は半導体からなる第１の基板に形
    成し、キヤパシタ部は絶縁体または導電体からなる第２
    の基板に形成し、上記第１の基板と上記第２の基板とを
    対向させ上記両基板の対向面に互いに対応する電極を設
    け、上記対応電極を介して上記両基板間を接続してなる
    ことを特徴とするダイナミツク・ランダム・アクセス半
    導体メモリ装置。 ２ 第２の基板に透明基板を用いたことを特徴とする特
    許請求の範囲第１項記載のダイナミツク・ランダム・ア
    クセス半導体メモリ装置。
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