JPS6090424A - 電流駆動回路 - Google Patents
電流駆動回路Info
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- JPS6090424A JPS6090424A JP19875083A JP19875083A JPS6090424A JP S6090424 A JPS6090424 A JP S6090424A JP 19875083 A JP19875083 A JP 19875083A JP 19875083 A JP19875083 A JP 19875083A JP S6090424 A JPS6090424 A JP S6090424A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
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- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野］
本発明は、電流駆動回路に関し、特に製造プロセスを変
更することなく、高速動作が可能な電流駆動集積回路に
関するものである。
更することなく、高速動作が可能な電流駆動集積回路に
関するものである。
〔発明の背景）
電子計算機用周辺機器の信号周波数は、動作の高速化の
要求に伴って、高周波化の一途を歩んでいる。それに伴
い信号処理回路系をこおいては、より良い高周波特性が
要求される。信号処理の基本クロックを生成する回路と
しては、ＶＦＯ（Ｖａｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃ
ｙ ０ｓｃｉ／ａｔ’ｏｒ ）回路があるが、７１０回
路の高周波化の妨げとなっているのが、チャージポンプ
回路におけるＰＮＰ ）ランジスタの存在である。すな
わち、ＰＮＰトランジスタの遮断周波Ｆｆｚ（ｆＴ）は
、ＮＰＮ）ランジスタに比較して１〜２桁も低いため、
１チツプ化された集積回路では高周波特性が悪い。した
がって、従来、高周波特性をよくするためｋｍ、ＰＮＰ
）ランジスタは、外付は個別部品を使用している。
要求に伴って、高周波化の一途を歩んでいる。それに伴
い信号処理回路系をこおいては、より良い高周波特性が
要求される。信号処理の基本クロックを生成する回路と
しては、ＶＦＯ（Ｖａｒｉａｂｌｅ Ｆｒｅｑｕｅｎｃ
ｙ ０ｓｃｉ／ａｔ’ｏｒ ）回路があるが、７１０回
路の高周波化の妨げとなっているのが、チャージポンプ
回路におけるＰＮＰ ）ランジスタの存在である。すな
わち、ＰＮＰトランジスタの遮断周波Ｆｆｚ（ｆＴ）は
、ＮＰＮ）ランジスタに比較して１〜２桁も低いため、
１チツプ化された集積回路では高周波特性が悪い。した
がって、従来、高周波特性をよくするためｋｍ、ＰＮＰ
）ランジスタは、外付は個別部品を使用している。
第１図は、従来の電流駆動回路の一例を示す構成図であ
る。
る。
電流駆動回路ｌは、ＰＮＰＩ−ランジスタＱ１・Ｑ２、
ＮＰＮ）ランジスタＱ３、Ｑ牛、定電流源１１より構成
される電流吐出回路２と・ＮＰＮ ）ランジスタＱ５、
Ｑ６、定電流源Ｉ２より構成さねる電流引込回路３と、
基準電、圧源ｖ１．ｖ２とから成る。電流吐出回路２は
、入力電圧ｖｉｎが基準電圧Ｖｌより大きくなった詩に
、Ｑ３がＯＮとなり、Ｑｌ、Ｑ２のカレントミラー回路
が活性化状態となって、Ｑ１フレクタより電流■１が吐
出される。電流引込回路５は、入力電圧ｖｉユが基準電
圧■２より大きくなった時に、Ｑ５がＯＮとなり、Ｑ５
コレクタより電流■２が吸込まれる。
ＮＰＮ）ランジスタＱ３、Ｑ牛、定電流源１１より構成
される電流吐出回路２と・ＮＰＮ ）ランジスタＱ５、
Ｑ６、定電流源Ｉ２より構成さねる電流引込回路３と、
基準電、圧源ｖ１．ｖ２とから成る。電流吐出回路２は
、入力電圧ｖｉｎが基準電圧Ｖｌより大きくなった詩に
、Ｑ３がＯＮとなり、Ｑｌ、Ｑ２のカレントミラー回路
が活性化状態となって、Ｑ１フレクタより電流■１が吐
出される。電流引込回路５は、入力電圧ｖｉユが基準電
圧■２より大きくなった時に、Ｑ５がＯＮとなり、Ｑ５
コレクタより電流■２が吸込まれる。
基準箪庄源Ｖｌ、Ｖ２の値幀、Ｖｌ＞Ｖ２の関係があれ
ば、電流出力端子Ｉ。ＵＴ からの出力電流Ｉと、入力
電圧■□□の問いは、第２図に示す関係が成立する（但
し、第１図のＩの向きを正とする）。
ば、電流出力端子Ｉ。ＵＴ からの出力電流Ｉと、入力
電圧■□□の問いは、第２図に示す関係が成立する（但
し、第１図のＩの向きを正とする）。
さらに、定電圧源１１と１２の値［、ＩＩ＞Ｉ２の関係
があれｅＪ１電流駆動回路１は、入力電圧■１ｎの値に
より、電ＩＮ１吐出状態、電流引込状態、電流零状態の
３つの状態をとる回路となる。
があれｅＪ１電流駆動回路１は、入力電圧■１ｎの値に
より、電ＩＮ１吐出状態、電流引込状態、電流零状態の
３つの状態をとる回路となる。
すなわち、入力電圧■□。が■□ユ〉■、の電流吐出状
態では、トランジスタＱｌ、Ｑ２．Ｑ３．Ｑ５がオン、
Ｑ４．Ｑ６がオフとなり、カレント・ミラー回路の両ト
ランジスタＱｌ、Ｑ２にはいずれも同一の電流値Ｉｌが
流れるが、電流グ１込回路のトランジスタＱ５には電流
値Ｉ、シか流ねないため、差電流値（１１−Ｉ、）のみ
が吐出電流Ｉとして出力端子Ｉ。ｏ７ から外部い吐き
出さね、例えばコンデンサをチャージすることになる。
態では、トランジスタＱｌ、Ｑ２．Ｑ３．Ｑ５がオン、
Ｑ４．Ｑ６がオフとなり、カレント・ミラー回路の両ト
ランジスタＱｌ、Ｑ２にはいずれも同一の電流値Ｉｌが
流れるが、電流グ１込回路のトランジスタＱ５には電流
値Ｉ、シか流ねないため、差電流値（１１−Ｉ、）のみ
が吐出電流Ｉとして出力端子Ｉ。ｏ７ から外部い吐き
出さね、例えばコンデンサをチャージすることになる。
次に、入力電圧ｖｉｎ ＩＪ″−ｖ、 ＞ ｖｉ。＞
Ｖｌ ’） ＶＩＥ 流Ｗｌ込状態では、トランジスタ
Ｑ！、Ｑ５がオン、Ｑｌ、Ｑ２．Ｑ３．Ｑ６がオフとな
り、カレント・ミラー回路の両トランジスタＱｌ、Ｑ２
には電流が流れず、電流引込回路のトランジスタＱ５に
は外部からの電流■、が出力端子Ｉ。ｆｆＴ を通って
矢印の反対方向（流ね、例えば外部コンデンサをディス
チャージすることになる。
Ｖｌ ’） ＶＩＥ 流Ｗｌ込状態では、トランジスタ
Ｑ！、Ｑ５がオン、Ｑｌ、Ｑ２．Ｑ３．Ｑ６がオフとな
り、カレント・ミラー回路の両トランジスタＱｌ、Ｑ２
には電流が流れず、電流引込回路のトランジスタＱ５に
は外部からの電流■、が出力端子Ｉ。ｆｆＴ を通って
矢印の反対方向（流ね、例えば外部コンデンサをディス
チャージすることになる。
また、入力電圧ｖ１□がｖｌｎ＜ｖ、の電流零状態では
、トランジスタＱ４．Ｑ６がオン、Ｑｌ、Ｑ２、Ｑ３．
Ｑ５がオフとなり、定電流Ｉ工、■、はすべて電源■。
、トランジスタＱ４．Ｑ６がオン、Ｑｌ、Ｑ２、Ｑ３．
Ｑ５がオフとなり、定電流Ｉ工、■、はすべて電源■。
。からトランジスタＱ４．Ｑ６を通って流れるので、出
力端子ｌ。ＬＩＴ をｊｍシて吐出されたり、あるいは
引込まれたりする電流は０となる。
力端子ｌ。ＬＩＴ をｊｍシて吐出されたり、あるいは
引込まれたりする電流は０となる。
従来回路の間顧点は、電流吐出回路のＰＮＰトランジス
タＱ、１．Ｑ２がスイッチングを行うこと「ある。
タＱ、１．Ｑ２がスイッチングを行うこと「ある。
一般に、入力端子■□□は、正弦波等の周期信号である
為、電流駆動回路１のトランジスタＱ１〜Ｑ６のスイッ
チング特性が、回路の性能を左右する暇要な要軍である
。前述のように、一般の集積回路においては、ＮＰＮト
ランジスタの遮断周波数ｆＴは、数百ＭＨ，〜数ＧＨ２
であり、これに対しＰ Ｎ Ｐ ）ランジスタは１桁〜
２桁低い値である。従って、電流駆動回ＰｆＳｌの周波
数特性は、Ｐ−ＮＰ）ランジスタＱ１．Ｑ２の特性に依
存し、高速電流切り換えができないという欠点があった
。
為、電流駆動回路１のトランジスタＱ１〜Ｑ６のスイッ
チング特性が、回路の性能を左右する暇要な要軍である
。前述のように、一般の集積回路においては、ＮＰＮト
ランジスタの遮断周波数ｆＴは、数百ＭＨ，〜数ＧＨ２
であり、これに対しＰ Ｎ Ｐ ）ランジスタは１桁〜
２桁低い値である。従って、電流駆動回ＰｆＳｌの周波
数特性は、Ｐ−ＮＰ）ランジスタＱ１．Ｑ２の特性に依
存し、高速電流切り換えができないという欠点があった
。
本発明の目的は、このような従来の欠点を改善し、ＰＮ
Ｐ）ランジスタを含む＄積回路の製造プロセスを変更す
ることなく、高速に電流切り換えを行い、より良好な高
周波特性を持たせることが可能な電流駆動回路を提供す
ることにある。
Ｐ）ランジスタを含む＄積回路の製造プロセスを変更す
ることなく、高速に電流切り換えを行い、より良好な高
周波特性を持たせることが可能な電流駆動回路を提供す
ることにある。
（発明の概敦）
上記目的を達成するため、本発明の電流駆動回路は、Ｐ
ＮＰ）ランジスタより構成される胃、流吐出回路と、Ｎ
ＰＮ ）ランジスタより構成される電流引込回路と、該
電流引込回路および電流吐出回路の共通電流出力端子と
を有する電流駆動回路において、ＰＮＰ）ランジスタを
常時活性化状態とする定電流吐出回路と、引込電流値の
切り換えスイッチを有する雷、流引込回路とを設け、該
電流引込回路のスイッチングにより上記共通電流出力端
子の出力電流値を切り換えることに特徴がある。
ＮＰ）ランジスタより構成される胃、流吐出回路と、Ｎ
ＰＮ ）ランジスタより構成される電流引込回路と、該
電流引込回路および電流吐出回路の共通電流出力端子と
を有する電流駆動回路において、ＰＮＰ）ランジスタを
常時活性化状態とする定電流吐出回路と、引込電流値の
切り換えスイッチを有する雷、流引込回路とを設け、該
電流引込回路のスイッチングにより上記共通電流出力端
子の出力電流値を切り換えることに特徴がある。
以下、本発明の実施例を、図面によりＪ９明する。
第３図は、本発明の一実施例を示す電流駆動回路の構成
図であり、第４図はｆＰ３図における各モード時の入出
力電流値を示す図である。
図であり、第４図はｆＰ３図における各モード時の入出
力電流値を示す図である。
第３（ネ１において、雷、流駆動回路１１は、ＰＮＰト
ランジスタＱｌｌ、Ｑｌ２と可変抵抗Ｒ１から構成され
る定電流吐出回路１２と、ＮＰＮ ）ランジスタＱ１３
．Ｑ１４と定電流源Ｉ３から構成される電流引込回路１
３と、ＮＰＮ）ランジスタＱ１５、Ｑｌ６と定電流源■
牛から＋１’？成される電流引込回路１４と、基準電圧
源ｖ３、■４とから成る。可変抵抗Ｉｔ ｌは、電流引
込回路１３のＯＮ時の引込電流値（−Ｉ３）と、定電５
流吐出回路１２の吐出電、流■凸が等しくなるようＧこ
設定する。
ランジスタＱｌｌ、Ｑｌ２と可変抵抗Ｒ１から構成され
る定電流吐出回路１２と、ＮＰＮ ）ランジスタＱ１３
．Ｑ１４と定電流源Ｉ３から構成される電流引込回路１
３と、ＮＰＮ）ランジスタＱ１５、Ｑｌ６と定電流源■
牛から＋１’？成される電流引込回路１４と、基準電圧
源ｖ３、■４とから成る。可変抵抗Ｉｔ ｌは、電流引
込回路１３のＯＮ時の引込電流値（−Ｉ３）と、定電５
流吐出回路１２の吐出電、流■凸が等しくなるようＧこ
設定する。
なお、基準電圧源Ｖ３．Ｖ４の間には、Ｖ３＜Ｖ牛の関
係がある。
係がある。
定電流吐出回路１２は、固定バイアスの定電流回路を措
成しており、入力信号■□ユ１及びｖ１ｎ２の値（無関
係「、常に−ガての電流■５を吐出し、ＰＮＰ）ランジ
スタも常に活性１五゛熊にある。■、流引込回路１３は
、入力信号■□ｎ２〉基準電圧源Ｖヰの時は、Ｑｌ３が
オン、Ｑｌ４がオフとなり、引込電流（Ｑ１４コレクタ
電流）は零となる。
成しており、入力信号■□ユ１及びｖ１ｎ２の値（無関
係「、常に−ガての電流■５を吐出し、ＰＮＰ）ランジ
スタも常に活性１五゛熊にある。■、流引込回路１３は
、入力信号■□ｎ２〉基準電圧源Ｖヰの時は、Ｑｌ３が
オン、Ｑｌ４がオフとなり、引込電流（Ｑ１４コレクタ
電流）は零となる。
逆に、Ｖ１ｎ２ ＜ Ｖ ４の時は、Ｑｌ３がオフ、Ｑ
ｌ４がオンとなり、引込１１．（流はＩ３となる。同様
すして、電流引込回路１牛は、入力信号ｖｉｎ１〉基準
電圧源Ｖ３の時は引込亀６１ｆｆｌ （Ｑ ：Ｌ ６コ
レクタ電流）は零となり、ｖｉ□１〈ｖ３の時は引込電
流は■４となる。従って、第４図Ｃ示ず如く、■□ｎ１
〈ｖ３かつｖｉｎ２〈ｖ４の時（以下状態ｌと称す）は
、電流引込回路１３及び１＋の引込電流和Ｉ６は、Ｉ３
＋Ｉ４となり、Ｖ□、 １ ＞ Ｖ ３がっ■１ｎ２＜
Ｖ４の時（以下状態２と称す）は、■６はＩ３となり−
Ｖｉｎｌ＞ｖ３かつｖｉｌｎ２〉ｖ４の時（以下４に態
３と称す）は、１６は零となる。電流駆動回路１１の出
力電流■ （第３図中の矢印の向きを正とする）は、定
常流吐出回路１２の吐出電流Ｉ５と電流引込回路１３及
び１４の引込電流和■６の差（Ｉ５−Ｉ６）であるから
、出力電流Ｉは、状態ｌではｌ５−Ｉ３−Ｉ牛、状態２
では１５−■３、状態３では■５となる。さらｃ１前述
した如く、可変抵抗Ｒ１ｋ−より１３＝＝ｔ５となる様
設定しであるので、前記出力電流■は、状が１１で＝■
４、状態２で零、状師凸で■５となり、状態１は電流引
込回路、状部２は電流零状態、状態３は電流吐出状態と
なる。
ｌ４がオンとなり、引込１１．（流はＩ３となる。同様
すして、電流引込回路１牛は、入力信号ｖｉｎ１〉基準
電圧源Ｖ３の時は引込亀６１ｆｆｌ （Ｑ ：Ｌ ６コ
レクタ電流）は零となり、ｖｉ□１〈ｖ３の時は引込電
流は■４となる。従って、第４図Ｃ示ず如く、■□ｎ１
〈ｖ３かつｖｉｎ２〈ｖ４の時（以下状態ｌと称す）は
、電流引込回路１３及び１＋の引込電流和Ｉ６は、Ｉ３
＋Ｉ４となり、Ｖ□、 １ ＞ Ｖ ３がっ■１ｎ２＜
Ｖ４の時（以下状態２と称す）は、■６はＩ３となり−
Ｖｉｎｌ＞ｖ３かつｖｉｌｎ２〉ｖ４の時（以下４に態
３と称す）は、１６は零となる。電流駆動回路１１の出
力電流■ （第３図中の矢印の向きを正とする）は、定
常流吐出回路１２の吐出電流Ｉ５と電流引込回路１３及
び１４の引込電流和■６の差（Ｉ５−Ｉ６）であるから
、出力電流Ｉは、状態ｌではｌ５−Ｉ３−Ｉ牛、状態２
では１５−■３、状態３では■５となる。さらｃ１前述
した如く、可変抵抗Ｒ１ｋ−より１３＝＝ｔ５となる様
設定しであるので、前記出力電流■は、状が１１で＝■
４、状態２で零、状師凸で■５となり、状態１は電流引
込回路、状部２は電流零状態、状態３は電流吐出状態と
なる。
このように、笛３図の実施例においては、ＰＮＰトラン
ジスタＱ１１．Ｑｌ２のスイッチング動作を行うことな
く、Ｍ１図の従来例と同じような出力電流状部を実現す
ることができる。この場合、入力信号■１ｎ１．ｖ１ｎ
２を正弦波として、両正弦波間の位相を種々変更ずＪｌ
ば、状？Ｎｉｌ、２．３を生成することができ、電流引
込、電流零および電流吐出の３状態を１１宅戒できる。
ジスタＱ１１．Ｑｌ２のスイッチング動作を行うことな
く、Ｍ１図の従来例と同じような出力電流状部を実現す
ることができる。この場合、入力信号■１ｎ１．ｖ１ｎ
２を正弦波として、両正弦波間の位相を種々変更ずＪｌ
ば、状？Ｎｉｌ、２．３を生成することができ、電流引
込、電流零および電流吐出の３状態を１１宅戒できる。
第５図は、本発明の仲の実施例を示す電流駆動回路の惜
戊図であり、笛６図は第５図の各状態における入出力電
流値を示す図である。
戊図であり、笛６図は第５図の各状態における入出力電
流値を示す図である。
なお、笛３図の実施例と同じ番号は、同一部品電流を示
す。前記第５図の実施例との違いは、（１）ＰＮＰ）ラ
ンジスタＱｌｌ、Ｑ１．２のエミッタ側に、抵抗Ｒ２１
，ｌ’Ｌ２２を挿入したカレントミラー回路、Ｇ２）可
変抵抗１’Ｌ ｌによる電流調四を、定電流目＆！８２
１ ノ＋Ｔ（変抵抗Ｉｔ ２３ Ｋ ＪニルＴ＋：流＃
Ｍ ＠ ｋｍ 変更、（ａ入力信号端子を１個とし、基
鵡電圧源Ｖ５．Ｖ６をＶ５＜Ｖ６と設′定している点で
ある。
す。前記第５図の実施例との違いは、（１）ＰＮＰ）ラ
ンジスタＱｌｌ、Ｑ１．２のエミッタ側に、抵抗Ｒ２１
，ｌ’Ｌ２２を挿入したカレントミラー回路、Ｇ２）可
変抵抗１’Ｌ ｌによる電流調四を、定電流目＆！８２
１ ノ＋Ｔ（変抵抗Ｉｔ ２３ Ｋ ＪニルＴ＋：流＃
Ｍ ＠ ｋｍ 変更、（ａ入力信号端子を１個とし、基
鵡電圧源Ｖ５．Ｖ６をＶ５＜Ｖ６と設′定している点で
ある。
第５図においては、トランジスタＱ１１．Ｑ１２、Ｑ２
１を有する固定バイアスの定電流吐出回路と、トランジ
スタＱ、１３．Ｑ１４．Ｑ２３を有する竿１の電流引込
回路と、トランジスタＱ１５゜Ｑｌ６．Ｑ２２を有する
ｆＰ２の電流引込回路と基準筒、圧源■凸、ｖ６と定電
流源「共通のベース常圧制御回路とが設けられる。
１を有する固定バイアスの定電流吐出回路と、トランジ
スタＱ、１３．Ｑ１４．Ｑ２３を有する竿１の電流引込
回路と、トランジスタＱ１５゜Ｑｌ６．Ｑ２２を有する
ｆＰ２の電流引込回路と基準筒、圧源■凸、ｖ６と定電
流源「共通のベース常圧制御回路とが設けられる。
定電、流吐出回路Ｑｌｌ、Ｑ１２．Ｑ２１は、入力信号
ｖ１ｒ１３に関係なく、常「一定常流Ｉ５を吐出すので
、ＰＮＰ）ランジスタは常時活性（ｔｓＰである。
ｖ１ｒ１３に関係なく、常「一定常流Ｉ５を吐出すので
、ＰＮＰ）ランジスタは常時活性（ｔｓＰである。
基準電圧Ｖ５．’Ｖ６はＶ５＜Ｖ６であるので、入力信
号ｖ ３が■□ｎ３イｖ５の場合には、トラｎ ンジスタＱ、１４．Ｑ１６がオン、Ｑｌ３．Ｑｌ、５が
オフとなって引込電流ｌ６−１３＋Ｉ４が流れ、出力端
子■。ＯＴ から吐き出される吐出電流、Ｉは、■凸−
Ｉ ３− Ｉ’牛となる。なお、可変抵抗Ｒ２３をｌ１
５Ｉ整してｌ５＝Ｉ３に訃゛定さねている場合には、吐
出電流は−１４となる。
号ｖ ３が■□ｎ３イｖ５の場合には、トラｎ ンジスタＱ、１４．Ｑ１６がオン、Ｑｌ３．Ｑｌ、５が
オフとなって引込電流ｌ６−１３＋Ｉ４が流れ、出力端
子■。ＯＴ から吐き出される吐出電流、Ｉは、■凸−
Ｉ ３− Ｉ’牛となる。なお、可変抵抗Ｒ２３をｌ１
５Ｉ整してｌ５＝Ｉ３に訃゛定さねている場合には、吐
出電流は−１４となる。
また、入力信号■ｉｎ ”がＶ ５ ＜ ＶｉｒＬ３
＜ Ｖ ６の場合「は、トランジスタＱ１３．’Ｑ１６
がオン、Ｑｌ４．Ｑ、１５がオフとなって、引込電流、
１５（＝ Ｉ ４）がトランジスタＱ１６を流れるので
、吐出電流■は、ｌ５−Ｉ牛となる。もし、Ｉ５−ｒ３
＝ｔ４に設定さねている場合には、吐出電流Ｉは、Ｉ＝
１５−Ｉ４＝Ｉ５−１３＝ｏである。
＜ Ｖ ６の場合「は、トランジスタＱ１３．’Ｑ１６
がオン、Ｑｌ４．Ｑ、１５がオフとなって、引込電流、
１５（＝ Ｉ ４）がトランジスタＱ１６を流れるので
、吐出電流■は、ｌ５−Ｉ牛となる。もし、Ｉ５−ｒ３
＝ｔ４に設定さねている場合には、吐出電流Ｉは、Ｉ＝
１５−Ｉ４＝Ｉ５−１３＝ｏである。
また、人力信号Ｖ、□３が■□。＞Ｖ６の場合には、ト
ランジスタＱ、１３．Ｑ１５がオン、Ｑ１！、Ｑ１６が
オフとなって、引込電流［６−０となるため、吐出電流
■はＩ５となる。
ランジスタＱ、１３．Ｑ１５がオン、Ｑ１！、Ｑ１６が
オフとなって、引込電流［６−０となるため、吐出電流
■はＩ５となる。
このようじして、色６１ＸＩ ｋ−示ずように、電流引
込、電流零および電流吐出の３状態を形成することがで
きる。
込、電流零および電流吐出の３状態を形成することがで
きる。
第５図の１（ｉ、流部」１１回路＆、−於ても、ＰＮＰ
）ランジスタのスイッチングを行うことなく、前記従
来例と同様の出力電流状Ｆｌる一゛実現できる。
）ランジスタのスイッチングを行うことなく、前記従
来例と同様の出力電流状Ｆｌる一゛実現できる。
なお、前記中１商例に於ては、定電流吐出回路Ｑ１１、
Ｑ１２．Ｑ２１の吐出電流Ｉ５を；！：（＠しているが
、電流引込回路１３のＯＮ時引込電流Ｉ３を調整しても
差支えない。
Ｑ１２．Ｑ２１の吐出電流Ｉ５を；！：（＠しているが
、電流引込回路１３のＯＮ時引込電流Ｉ３を調整しても
差支えない。
また、前記実施例に一於ては、定電流吐出回路１組と電
流引込回路２組により電流駆動回路を構成しているが、
これは入出力布、流の制御が最も簡単になるためてあっ
て、勿論定電流吐出回路が２組以上あってもよく、また
電流引込回路は１組でも３組以上あってもよい。ずなわ
ら、定電流吐出回路を２組以上股げる場合は、吐出電流
およびす１込電流を２種類以上設定するときであって、
例えば、第３図、第４図において、定電流吐出回路１２
を３個設け、定電流を１５．１’δ、■′５とずｆｌば
、引込電流を（１５−Ｉ３−Ｉ牛）ＣＩ’５−１３−■
牛）と（Ｉ’５− Ｉδ−Ｉ４）の３種類、吐出電流を
Ｉ５．Ｉ’５．Ｉ’５の３利１類＆こして電流零状態を
含め７つのモードを生成することができる。
流引込回路２組により電流駆動回路を構成しているが、
これは入出力布、流の制御が最も簡単になるためてあっ
て、勿論定電流吐出回路が２組以上あってもよく、また
電流引込回路は１組でも３組以上あってもよい。ずなわ
ら、定電流吐出回路を２組以上股げる場合は、吐出電流
およびす１込電流を２種類以上設定するときであって、
例えば、第３図、第４図において、定電流吐出回路１２
を３個設け、定電流を１５．１’δ、■′５とずｆｌば
、引込電流を（１５−Ｉ３−Ｉ牛）ＣＩ’５−１３−■
牛）と（Ｉ’５− Ｉδ−Ｉ４）の３種類、吐出電流を
Ｉ５．Ｉ’５．Ｉ’５の３利１類＆こして電流零状態を
含め７つのモードを生成することができる。
また、電流引込回路を３組以上設ける場合も、Ｌ記と同
じように吐出電流と引込電流を２種類以上設定すること
ができる。例えば、第５図において、引込回路を３個設
け、定電流を１３．Ｉ’３．Ｉ４とすれば、引込電流を
（Ｉ５−Ｉ３−Ｉ４）。
じように吐出電流と引込電流を２種類以上設定すること
ができる。例えば、第５図において、引込回路を３個設
け、定電流を１３．Ｉ’３．Ｉ４とすれば、引込電流を
（Ｉ５−Ｉ３−Ｉ４）。
（Ｉ５−Ｉ３−Ｉ’３）、（Ｉ５−Ｉ４−Ｉ’３）。
（Ｉ５−Ｉ ３−Ｉ’３−１４）の４種類にして、電流
零状態、電流吐出状態を含め６つのモードを生成するこ
とができる。
零状態、電流吐出状態を含め６つのモードを生成するこ
とができる。
第７図は、本発明のさらに他の実施例を示す電流駆動回
路の構成図であり、第８図は第７図の各状態における入
出力電？Ａ＋： （＋ｂを示す図である。第７図は、電
流引込回路を１（固たけ設けた場合であって、１ｌＪ７
常の定電流、源回路では電流値が固定されているが、第
７図における電流引込回路１牛では、定型流源回路をｉ
ｌｉ制御部１５で制御すること虹より、電流値を１４と
１５になるよう＆、−バ゛ン定される。
路の構成図であり、第８図は第７図の各状態における入
出力電？Ａ＋： （＋ｂを示す図である。第７図は、電
流引込回路を１（固たけ設けた場合であって、１ｌＪ７
常の定電流、源回路では電流値が固定されているが、第
７図における電流引込回路１牛では、定型流源回路をｉ
ｌｉ制御部１５で制御すること虹より、電流値を１４と
１５になるよう＆、−バ゛ン定される。
すなわち、電流引込回路１２と電流引込回路１４をそｔ
ｌぞれ１個ずつじする場合には、１個の電流引込回路１
４に８いて、定電蒲、値を２η中類とり得ることが条件
となる。第７図の回路では、入力信号■□ｒ１１ ｉ）
”−井ＴＶＳ電圧Ｖｌより小さいときにはトランジスタ
Ｑ１６がオン、Ｑ１５がオフとなり、制御ｒｒｎ ｌ
５によって′１１！軍流ｉｊｌ；ｔはその電流ｆｉｆｉ
をＩ牛×２に設定される。可変抵抗Ｉｔ ｌによって、
いまＩ凸−１，４ｆ調整されＣいる楊介には、端子■。
ｌぞれ１個ずつじする場合には、１個の電流引込回路１
４に８いて、定電蒲、値を２η中類とり得ることが条件
となる。第７図の回路では、入力信号■□ｒ１１ ｉ）
”−井ＴＶＳ電圧Ｖｌより小さいときにはトランジスタ
Ｑ１６がオン、Ｑ１５がオフとなり、制御ｒｒｎ ｌ
５によって′１１！軍流ｉｊｌ；ｔはその電流ｆｉｆｉ
をＩ牛×２に設定される。可変抵抗Ｉｔ ｌによって、
いまＩ凸−１，４ｆ調整されＣいる楊介には、端子■。
０゜からＩ４ の電ｒｌｌｉ値を引き込むことになる。
次に、入力信号Ｖ１ｎｌが基帛屯圧ＶＬより小さいとき
で、かつ入力信号■□□２をｌ゛にしたとき「は、トラ
ンジスタＱ１６がオン、Ｑ１５がオフとなり、かつ制御
部１５ｋｍよって定電流源はその電流値をＩ５に設定さ
れるので、吐出回路１２の出力電流、 Ｉ ５がすべて
引込回路１４の入力質流Ｉ５となり、端子Ｉ。ＯＴ の
入出力電隋値Ｉ−０となる。
で、かつ入力信号■□□２をｌ゛にしたとき「は、トラ
ンジスタＱ１６がオン、Ｑ１５がオフとなり、かつ制御
部１５ｋｍよって定電流源はその電流値をＩ５に設定さ
れるので、吐出回路１２の出力電流、 Ｉ ５がすべて
引込回路１４の入力質流Ｉ５となり、端子Ｉ。ＯＴ の
入出力電隋値Ｉ−０となる。
また、入力信号ｖｉｎｌが基漁電圧ｖｌより大きいとき
じは、トランジスタ０．１５がオン、Ｑ、 ］、 ６が
オフとなり、引込回路１４の入力雷汁は０となるので、
吐出回路１２の出力電流Ｉ５けずべて端子Ｉ。ＩＴＴ
から外部に吐き出される。
じは、トランジスタ０．１５がオン、Ｑ、 ］、 ６が
オフとなり、引込回路１４の入力雷汁は０となるので、
吐出回路１２の出力電流Ｉ５けずべて端子Ｉ。ＩＴＴ
から外部に吐き出される。
このように、定電流源を２種の電流値に制御できる場合
には、吐出回路と引込回路を１個ずつ設ければよい。
には、吐出回路と引込回路を１個ずつ設ければよい。
また、外部のコンデンサの立りりや充１ｙ電時間が種々
異なる場合には、吐出回路を２個以−ヒ設けるか、ある
いは引込回路を３個１以ヒ設けることにより、吐出電流
値と引込電流値を複数種類だけ設定することができる。
異なる場合には、吐出回路を２個以−ヒ設けるか、ある
いは引込回路を３個１以ヒ設けることにより、吐出電流
値と引込電流値を複数種類だけ設定することができる。
以り説明したように、本発明によｔ″Ｉげ、電流駆動向
路において、ＰＮＰ）ランジスタのスイッチング動作を
伴わないので、従来より高速動作が可能となり、かつ第
桔回路の製造プロセスを変更することなく、より良好な
高周波特性を持たせることができる。
路において、ＰＮＰ）ランジスタのスイッチング動作を
伴わないので、従来より高速動作が可能となり、かつ第
桔回路の製造プロセスを変更することなく、より良好な
高周波特性を持たせることができる。
第１図は従来の電流駆動回路の一例を示す構成図、第２
図は第１図の各状態時の入出力電流を示す図、第３図は
本発明の一実施例を示す電流駆動回路の棋！、図、第４
図は筒３図の各状態時の入出力電流を示す図、第５図は
本発明の他の実施例を示す週流部励回路の構成図、第６
図は第５賦の各状態時の入出力電流を示す図、第７図は
本発明のさらに他の実施例を示す電流駆動回路の構成図
、第８図は第７図の各状？ソ時の入出力電流な示す図で
Ｉ）る。 ：ｌｌｌ＋ｌｌ’：電流駆動回路、２．１２：電流吐出
回路、３，１３．１４：電流引込回路、１５二制御部。 Ｖ升 第 ２ 図 第５図 第６図 第 ７ 図。 第８図
図は第１図の各状態時の入出力電流を示す図、第３図は
本発明の一実施例を示す電流駆動回路の棋！、図、第４
図は筒３図の各状態時の入出力電流を示す図、第５図は
本発明の他の実施例を示す週流部励回路の構成図、第６
図は第５賦の各状態時の入出力電流を示す図、第７図は
本発明のさらに他の実施例を示す電流駆動回路の構成図
、第８図は第７図の各状？ソ時の入出力電流な示す図で
Ｉ）る。 ：ｌｌｌ＋ｌｌ’：電流駆動回路、２．１２：電流吐出
回路、３，１３．１４：電流引込回路、１５二制御部。 Ｖ升 第 ２ 図 第５図 第６図 第 ７ 図。 第８図
Claims (1)
- （１）ＰＮＰ）ランジスタより構成される電流吐出回路
と、ＮＰＮ）ランジスタより構成される電流引込回路と
、該電流引込回路および電流吐出回路の共通電流出力端
子とを有する電流駆動回路において、ＰＮＰ）ランジス
タを常時活性化状態とする定電流吐出回路と、引込電流
値の切り換えスイッチを有する電流引込回路とを設け、
該電流引込回路のスイッチングによりＬ記共通電流出力
端子の出力電流値を切り換えることを特徴とする電流駆
動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19875083A JPS6090424A (ja) | 1983-10-24 | 1983-10-24 | 電流駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19875083A JPS6090424A (ja) | 1983-10-24 | 1983-10-24 | 電流駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6090424A true JPS6090424A (ja) | 1985-05-21 |
Family
ID=16396337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19875083A Pending JPS6090424A (ja) | 1983-10-24 | 1983-10-24 | 電流駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6090424A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015146607A (ja) * | 2015-03-12 | 2015-08-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1983
- 1983-10-24 JP JP19875083A patent/JPS6090424A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015146607A (ja) * | 2015-03-12 | 2015-08-13 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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