JP2829361B2 - いくつかの入力電圧の中の極値電圧を供給するための回路 - Google Patents
いくつかの入力電圧の中の極値電圧を供給するための回路Info
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Description
【０００１】
【発明の分野】この発明は、いくつかの入力電圧の中の
最高電圧または最低電圧（極値電圧）を供給するための
回路に関する。
最高電圧または最低電圧（極値電圧）を供給するための
回路に関する。
【０００２】このような回路は、いくつかの単純な形状
の電圧によって複合した形状の単一の電圧を発生するた
めに最もよく用いられる。特に、テレビの分野では、こ
のような回路は色信号の遷移に特定的な形状を与えるの
に用いられ、このために画像の視覚上の印象が向上され
る。
の電圧によって複合した形状の単一の電圧を発生するた
めに最もよく用いられる。特に、テレビの分野では、こ
のような回路は色信号の遷移に特定的な形状を与えるの
に用いられ、このために画像の視覚上の印象が向上され
る。
【０００３】
【関連技術の検討】図１は２つの入力電圧Ｖ１およびＶ
２のうちの最高電圧Ｖｍａｘを供給するための従来の回
路を示す。この回路は、ベースに電圧Ｖ１およびＶ２を
それぞれ受ける２つのＮＰＮトランジスタＱ１およびＱ
２を含む。これらのトランジスタのコレクタは高い電源
電圧Ｖｃｃに接続され、エミッタは最大電圧Ｖｍａｘを
供給し、定常電流２Ｉ０を引く電流源１０を介して接地
ＧＮＤに接続される。
２のうちの最高電圧Ｖｍａｘを供給するための従来の回
路を示す。この回路は、ベースに電圧Ｖ１およびＶ２を
それぞれ受ける２つのＮＰＮトランジスタＱ１およびＱ
２を含む。これらのトランジスタのコレクタは高い電源
電圧Ｖｃｃに接続され、エミッタは最大電圧Ｖｍａｘを
供給し、定常電流２Ｉ０を引く電流源１０を介して接地
ＧＮＤに接続される。
【０００４】電圧のうちの一方、たとえばＶ１が他方Ｖ
２よりも高いと、対応するトランジスタＱ１はフォロア
として作用し、そのエミッタ電圧Ｖｍａｘは電圧Ｖ１の
変化に従う。他のトランジスタＱ２のベース・エミッタ
接合は逆バイアスされ、このためにトランジスタがブロ
ックされる。したがって、全電流２Ｉ０がトランジスタ
Ｑ１を流れる。
２よりも高いと、対応するトランジスタＱ１はフォロア
として作用し、そのエミッタ電圧Ｖｍａｘは電圧Ｖ１の
変化に従う。他のトランジスタＱ２のベース・エミッタ
接合は逆バイアスされ、このためにトランジスタがブロ
ックされる。したがって、全電流２Ｉ０がトランジスタ
Ｑ１を流れる。
【０００５】電圧Ｖ１およびＶ２が等しいと、トランジ
スタＱ１およびＱ２は両方導通する。電流源１０の電流
はトランジスタＱ１およびＱ２の間で分配される。すな
わち、電流Ｉ０はトランジスタの各々を流れる。他のト
ランジスタをトランジスタＱ１およびＱ２と並列に接続
することによって、３つ以上の入力電圧の中の最高電圧
を供給するための回路が得られる。
スタＱ１およびＱ２は両方導通する。電流源１０の電流
はトランジスタＱ１およびＱ２の間で分配される。すな
わち、電流Ｉ０はトランジスタの各々を流れる。他のト
ランジスタをトランジスタＱ１およびＱ２と並列に接続
することによって、３つ以上の入力電圧の中の最高電圧
を供給するための回路が得られる。
【０００６】図２は図１における回路の欠点を図示す
る。図２は、電圧Ｖ１およびＶ２の経時的なさまざまな
値と出力Ｖｍａｘの対応する値とを示す。図２は電圧Ｖ
１およびＶ２における急峻な電圧の遷移を示す。しかし
ながら、実際にはこれらの電圧の遷移はより緩やかであ
る。
る。図２は、電圧Ｖ１およびＶ２の経時的なさまざまな
値と出力Ｖｍａｘの対応する値とを示す。図２は電圧Ｖ
１およびＶ２における急峻な電圧の遷移を示す。しかし
ながら、実際にはこれらの電圧の遷移はより緩やかであ
る。
【０００７】時間ｔ１までは、電圧Ｖ１およびＶ２は同
じ初期値Ｖｉにある。時間ｔ１からは、電圧Ｖ１は終値
Ｖｆに達する時間ｔ２まで増加する。電圧Ｖ２は時間ｔ
３から時間ｔ４まで増加し、ここでこの電圧Ｖ２は値Ｖ
ｆに達する。
じ初期値Ｖｉにある。時間ｔ１からは、電圧Ｖ１は終値
Ｖｆに達する時間ｔ２まで増加する。電圧Ｖ２は時間ｔ
３から時間ｔ４まで増加し、ここでこの電圧Ｖ２は値Ｖ
ｆに達する。
【０００８】時間ｔ１までは、電圧ＶｍａｘはＶｉから
トランジスタＱ１およびＱ２のベース・エミッタ間電圧
Ｖｂｅを引いたのと等しい電圧である。トランジスタＱ
１およびＱ２は両方導通し、電流Ｉ０はそれらの両方を
流れる（電流源１０の電流はトランジスタＱ１およびＱ
２の間で均等に分配される）。
トランジスタＱ１およびＱ２のベース・エミッタ間電圧
Ｖｂｅを引いたのと等しい電圧である。トランジスタＱ
１およびＱ２は両方導通し、電流Ｉ０はそれらの両方を
流れる（電流源１０の電流はトランジスタＱ１およびＱ
２の間で均等に分配される）。
【０００９】時間ｔ１および時間ｔ４の間では、電圧Ｖ
１は電圧Ｖ２よりも大きい。したがって、トランジスタ
Ｑ２はブロックされ、トランジスタＱ１が唯一導通す
る。電流源１０の全電流２Ｉ０はトランジスタＱ１を流
れ、このためにトランジスタＱ１のＶｂｅ電圧が増加す
る。電圧Ｖｍａｘが電圧Ｖ１からトランジスタＱ１のＶ
ｂｅ電圧を引いた電圧の変化に従うので、Ｖｍａｘは図
示されるとおり下向きにオフセットされる。出力電圧Ｖ
ｍａｘのこのオフセットは、トランジスタ（Ｑ１）の最
大電流のその最小の非ゼロ電流に対する比率の自然対数
に比例する。最悪の場合、この比率は処理すべき電圧の
数と等しい。図２の例では、２つの電圧が処理されてお
り、オフセットはおおよそ２０ミリボルトである。定常
値のこのオフセットは、入力信号のレベルが低い場合さ
らに著しい。
１は電圧Ｖ２よりも大きい。したがって、トランジスタ
Ｑ２はブロックされ、トランジスタＱ１が唯一導通す
る。電流源１０の全電流２Ｉ０はトランジスタＱ１を流
れ、このためにトランジスタＱ１のＶｂｅ電圧が増加す
る。電圧Ｖｍａｘが電圧Ｖ１からトランジスタＱ１のＶ
ｂｅ電圧を引いた電圧の変化に従うので、Ｖｍａｘは図
示されるとおり下向きにオフセットされる。出力電圧Ｖ
ｍａｘのこのオフセットは、トランジスタ（Ｑ１）の最
大電流のその最小の非ゼロ電流に対する比率の自然対数
に比例する。最悪の場合、この比率は処理すべき電圧の
数と等しい。図２の例では、２つの電圧が処理されてお
り、オフセットはおおよそ２０ミリボルトである。定常
値のこのオフセットは、入力信号のレベルが低い場合さ
らに著しい。
【００１０】
【発明の概要】この発明の目的は、少なくとも２つの入
力電圧が等しい状態と異なった状態との間で切替わると
きに、オフセットのない出力で極値電圧を供給するため
の回路を提供することである。
力電圧が等しい状態と異なった状態との間で切替わると
きに、オフセットのない出力で極値電圧を供給するため
の回路を提供することである。
【００１１】この目的は入力電圧にそれぞれ関連したセ
ルによって達成でき、このために、共通出力ラインに極
値電圧を運ぶ各トランジスタを定常電流が流れることが
確実になる。この結果が達成できるのは、各セルがその
トランジスタがブロックされると各共通ラインに電流を
供給しないようにするか、または、共通ラインにソース
またはシンクされたいかなる過電流も、活性セルの極値
電圧に追従するトランジスタによって伝達される電流に
実質的に影響を及ぼさずに与えられるようにすることの
いずれかによる。
ルによって達成でき、このために、共通出力ラインに極
値電圧を運ぶ各トランジスタを定常電流が流れることが
確実になる。この結果が達成できるのは、各セルがその
トランジスタがブロックされると各共通ラインに電流を
供給しないようにするか、または、共通ラインにソース
またはシンクされたいかなる過電流も、活性セルの極値
電圧に追従するトランジスタによって伝達される電流に
実質的に影響を及ぼさずに与えられるようにすることの
いずれかによる。
【００１２】セルの例示的な実施例は、入力電圧を受け
るベースと極値電圧を供給する共通出力に接続されてい
るエミッタとを有する第１のバイポーラトランジスタ
と、第１のトランジスタのエミッタをバイアスするため
の第１の電流源と、第１のトランジスタがブロックされ
ると、このトランジスタから第１の電流源を切断するた
めのスイッチング手段とを含む。
るベースと極値電圧を供給する共通出力に接続されてい
るエミッタとを有する第１のバイポーラトランジスタ
と、第１のトランジスタのエミッタをバイアスするため
の第１の電流源と、第１のトランジスタがブロックされ
ると、このトランジスタから第１の電流源を切断するた
めのスイッチング手段とを含む。
【００１３】この発明の例示的な実施例に従うと、セル
は、ベースおよびコレクタによって第１のトランジスタ
と並列に接続された、第１のトランジスタと同じ型の第
２のトランジスタを含み、そのエミッタは第１の電流源
の半分の値の第２の電流源を介して電源電圧に接続され
る。第１のトランジスタと同じ型の第３のトランジスタ
のコレクタは第１のトランジスタのエミッタに接続さ
れ、ベースは第２のトランジスタのエミッタに接続さ
れ、エミッタは第１の電流源を介して電源電圧に接続さ
れる。第４のトランジスタは第３のトランジスタと差動
段を形成し、そのベースは第１のトランジスタのエミッ
タに接続される。
は、ベースおよびコレクタによって第１のトランジスタ
と並列に接続された、第１のトランジスタと同じ型の第
２のトランジスタを含み、そのエミッタは第１の電流源
の半分の値の第２の電流源を介して電源電圧に接続され
る。第１のトランジスタと同じ型の第３のトランジスタ
のコレクタは第１のトランジスタのエミッタに接続さ
れ、ベースは第２のトランジスタのエミッタに接続さ
れ、エミッタは第１の電流源を介して電源電圧に接続さ
れる。第４のトランジスタは第３のトランジスタと差動
段を形成し、そのベースは第１のトランジスタのエミッ
タに接続される。
【００１４】この発明の別の例示的な実施例では、セル
は、ベースが入力電圧を受け、エミッタが極値電圧を供
給する共通出力に接続される第１のバイポーラトランジ
スタと、第１のトランジスタのエミッタをバイアスする
ための第１の電流源と、第１のトランジスタがオンであ
ると、第１の電流源の電流から超過するいかなる電流を
も第１のトランジスタの外に引き出すための手段とを含
む。
は、ベースが入力電圧を受け、エミッタが極値電圧を供
給する共通出力に接続される第１のバイポーラトランジ
スタと、第１のトランジスタのエミッタをバイアスする
ための第１の電流源と、第１のトランジスタがオンであ
ると、第１の電流源の電流から超過するいかなる電流を
も第１のトランジスタの外に引き出すための手段とを含
む。
【００１５】この発明の実施例に従うと、セルは、第１
のトランジスタのコレクタを第１の電源電圧に接続する
第２の電流源と、第１の電圧と第１のトランジスタのエ
ミッタとの間に接続され、第１のトランジスタがオンで
あるとターンオンされる第２のトランジスタとを含む。
のトランジスタのコレクタを第１の電源電圧に接続する
第２の電流源と、第１の電圧と第１のトランジスタのエ
ミッタとの間に接続され、第１のトランジスタがオンで
あるとターンオンされる第２のトランジスタとを含む。
【００１６】この発明の実施例に従うと、第２のトラン
ジスタはＭＯＳトランジスタであり、そのゲートは第１
のトランジスタのコレクタに接続され、そのソースは第
１の電圧に接続され、そのドレインは第１のトランジス
タのエミッタに接続される。
ジスタはＭＯＳトランジスタであり、そのゲートは第１
のトランジスタのコレクタに接続され、そのソースは第
１の電圧に接続され、そのドレインは第１のトランジス
タのエミッタに接続される。
【００１７】この発明の先行の目的、他の目的、特徴お
よび利点などは添付の図面と関連した具体的な実施例の
以下の説明において論じられるが、これらによって制限
されない。
よび利点などは添付の図面と関連した具体的な実施例の
以下の説明において論じられるが、これらによって制限
されない。
【００１８】
【詳細な説明】図３または図４に示される型のセルは処
理すべき各入力電圧と関連し、入力電圧の中の最低電圧
か、または説明される実施例では最高電圧を供給するた
めの回路を達成する。最低電圧を供給するための回路を
得るためには、セルはトランジスタの型を反転すること
によって類似した様態で作られる。
理すべき各入力電圧と関連し、入力電圧の中の最低電圧
か、または説明される実施例では最高電圧を供給するた
めの回路を達成する。最低電圧を供給するための回路を
得るためには、セルはトランジスタの型を反転すること
によって類似した様態で作られる。
【００１９】図３の実施例では、セルはそれに関連した
入力電圧Ｖ１をベースに受けるＮＰＮトランジスタＱ１
０を含む。トランジスタＱ１０のコレクタは高い電源電
圧Ｖｃｃに接続され、エミッタは回路のセルすべてに共
通のラインＶｍａｘに接続される。ラインＶｍａｘは、
この例では最大電圧である極値電圧を供給する。電圧Ｖ
１はまた、ベースおよびコレクタによってトランジスタ
Ｑ１０に並列に接続されたＮＰＮトランジスタＱ１１の
ベースに供給される。トランジスタＱ１１のエミッタ
は、電流Ｉ０を引く電流源２０によって接地ＧＮＤに結
合される。
入力電圧Ｖ１をベースに受けるＮＰＮトランジスタＱ１
０を含む。トランジスタＱ１０のコレクタは高い電源電
圧Ｖｃｃに接続され、エミッタは回路のセルすべてに共
通のラインＶｍａｘに接続される。ラインＶｍａｘは、
この例では最大電圧である極値電圧を供給する。電圧Ｖ
１はまた、ベースおよびコレクタによってトランジスタ
Ｑ１０に並列に接続されたＮＰＮトランジスタＱ１１の
ベースに供給される。トランジスタＱ１１のエミッタ
は、電流Ｉ０を引く電流源２０によって接地ＧＮＤに結
合される。
【００２０】トランジスタＱ１０のエミッタはＮＰＮト
ランジスタＱ１２のコレクタに接続され、そのベースは
トランジスタＱ１１のエミッタ電圧を受け、そのエミッ
タは電流２Ｉ０を引く電流源２２を介して接地に結合さ
れる。ＮＰＮトランジスタＱ１３のエミッタはトランジ
スタＱ１２と差動段を形成する。このトランジスタＱ１
３のエミッタは、トランジスタＱ１２のエミッタに接続
され、ベースはトランジスタＱ１０のエミッタに接続さ
れ、コレクタは電源電圧Ｖｃｃに接続される。
ランジスタＱ１２のコレクタに接続され、そのベースは
トランジスタＱ１１のエミッタ電圧を受け、そのエミッ
タは電流２Ｉ０を引く電流源２２を介して接地に結合さ
れる。ＮＰＮトランジスタＱ１３のエミッタはトランジ
スタＱ１２と差動段を形成する。このトランジスタＱ１
３のエミッタは、トランジスタＱ１２のエミッタに接続
され、ベースはトランジスタＱ１０のエミッタに接続さ
れ、コレクタは電源電圧Ｖｃｃに接続される。
【００２１】電圧Ｖ１が他の入力電圧（図示せず）より
も高いと、トランジスタＱ１０はフォロアとして作用
し、電圧Ｖｍａｘは電圧Ｖ１からトランジスタＱ１０の
ベース・エミッタ間電圧Ｖｂｅ０を引いた電圧と等し
い。トランジスタＱ１１もフォロアとして作用し、電圧
Ｖ１からトランジスタＱ１１のベース・エミッタ間電圧
Ｖｂｅ０を引いた電圧はトランジスタＱ１２のベースに
現われる。したがって、差動段Ｑ１２、Ｑ１３は互いと
ほぼ等しい２つの電圧を受け、このために、トランジス
タＱ１２およびＱ１３において電流源２２の電流が均等
に分配される。結果として、電流Ｉ０はトランジスタＱ
１０を流れ、これはトランジスタＱ１１を流れるのと同
じ電流である。したがって、トランジスタＱ１０のベー
ス・エミッタ電圧とトランジスタＱ１１のベース・エミ
ッタ間電圧とは互いに等しく、これは段Ｑ１２、Ｑ１３
の平衡状態を強めるだけである。図３におけるセルのこ
の状態は他の入力電圧が電圧Ｖ１と等しくなることによ
って変化しないが、これは、差動段Ｑ１２、Ｑ１３の平
衡状態を決定する出力電圧Ｖｍａｘが変化しないからで
ある。
も高いと、トランジスタＱ１０はフォロアとして作用
し、電圧Ｖｍａｘは電圧Ｖ１からトランジスタＱ１０の
ベース・エミッタ間電圧Ｖｂｅ０を引いた電圧と等し
い。トランジスタＱ１１もフォロアとして作用し、電圧
Ｖ１からトランジスタＱ１１のベース・エミッタ間電圧
Ｖｂｅ０を引いた電圧はトランジスタＱ１２のベースに
現われる。したがって、差動段Ｑ１２、Ｑ１３は互いと
ほぼ等しい２つの電圧を受け、このために、トランジス
タＱ１２およびＱ１３において電流源２２の電流が均等
に分配される。結果として、電流Ｉ０はトランジスタＱ
１０を流れ、これはトランジスタＱ１１を流れるのと同
じ電流である。したがって、トランジスタＱ１０のベー
ス・エミッタ電圧とトランジスタＱ１１のベース・エミ
ッタ間電圧とは互いに等しく、これは段Ｑ１２、Ｑ１３
の平衡状態を強めるだけである。図３におけるセルのこ
の状態は他の入力電圧が電圧Ｖ１と等しくなることによ
って変化しないが、これは、差動段Ｑ１２、Ｑ１３の平
衡状態を決定する出力電圧Ｖｍａｘが変化しないからで
ある。
【００２２】次に、電圧Ｖ１が他の入力電圧よりも低い
と、差動段のトランジスタＱ１２は、トランジスタＱ１
３のベース電圧Ｖｍａｘよりも低い電圧をベースに受け
る。差動段はしたがって不平衡であり、電流源２２の全
電流がトランジスタＱ１３を流れる。したがって、トラ
ンジスタＱ１０はオフとなっているので、電流源２２か
らの電流はこのトランジスタＱ１０によっては伝達され
得なくなり、別のセルにおけるトランジスタＱ１０の均
等物へのラインＶｍａｘにも供給されなくなる。
と、差動段のトランジスタＱ１２は、トランジスタＱ１
３のベース電圧Ｖｍａｘよりも低い電圧をベースに受け
る。差動段はしたがって不平衡であり、電流源２２の全
電流がトランジスタＱ１３を流れる。したがって、トラ
ンジスタＱ１０はオフとなっているので、電流源２２か
らの電流はこのトランジスタＱ１０によっては伝達され
得なくなり、別のセルにおけるトランジスタＱ１０の均
等物へのラインＶｍａｘにも供給されなくなる。
【００２３】動作時において、トランジスタＱ１０が電
流Ｉ０をもはや伝達できないと、差動段Ｑ１２、Ｑ１３
は、共通ラインＶｍａｘへのこの電流の供給を回避する
スイッチのように作用する。
流Ｉ０をもはや伝達できないと、差動段Ｑ１２、Ｑ１３
は、共通ラインＶｍａｘへのこの電流の供給を回避する
スイッチのように作用する。
【００２４】図４はこの発明に従うセルの別の実施例を
示す。セルに関連した入力電圧Ｖ１はＮＰＮトランジス
タＱ１０′のベースに供給され、そのエミッタは共通出
力ラインＶｍａｘに接続される。トランジスタＱ１０′
のエミッタは電流Ｉ０を引く電流源２４を介して接地Ｇ
ＮＤに結合され、そのコレクタは同じ電流Ｉ０を押し出
す電流源２５を介して電圧Ｖｃｃに結合される。ｐチャ
ネルＭＯＳトランジスタＭＰ１のゲートは、トランジス
タＱ１０′のコレクタに接続され、ドレインはラインＶ
ｍａｘに接続され、ソースは電圧Ｖｃｃに接続される。
トランジスタＭＰ１は好ましくはＭＯＳトランジスタで
あるが、バイポーラＰＮＰトランジスタであってもよ
い。
示す。セルに関連した入力電圧Ｖ１はＮＰＮトランジス
タＱ１０′のベースに供給され、そのエミッタは共通出
力ラインＶｍａｘに接続される。トランジスタＱ１０′
のエミッタは電流Ｉ０を引く電流源２４を介して接地Ｇ
ＮＤに結合され、そのコレクタは同じ電流Ｉ０を押し出
す電流源２５を介して電圧Ｖｃｃに結合される。ｐチャ
ネルＭＯＳトランジスタＭＰ１のゲートは、トランジス
タＱ１０′のコレクタに接続され、ドレインはラインＶ
ｍａｘに接続され、ソースは電圧Ｖｃｃに接続される。
トランジスタＭＰ１は好ましくはＭＯＳトランジスタで
あるが、バイポーラＰＮＰトランジスタであってもよ
い。
【００２５】電圧Ｖ１が他の入力電圧（図示せず）より
も高いか、またはそれと等しいと、トランジスタＱ１
０′は導通する。その電流は電流源２５によって強制的
に値Ｉ０にされ、電流源２４によって完全にシンクされ
る。トランジスタＭＰ１はトランジスタＱ１０′によっ
てターンオンされるが、電流Ｉ１がそれを流れるのは、
この電流Ｉ１がラインＶｍａｘを介して引き出される場
合のみである。この電流Ｉ１はたとえば、ラインＶｍａ
ｘに接続された負荷によってか、または電圧Ｖ１よりも
低い入力電圧に関連したセルにおける電流源２４の均等
物によって消費される電流である。
も高いか、またはそれと等しいと、トランジスタＱ１
０′は導通する。その電流は電流源２５によって強制的
に値Ｉ０にされ、電流源２４によって完全にシンクされ
る。トランジスタＭＰ１はトランジスタＱ１０′によっ
てターンオンされるが、電流Ｉ１がそれを流れるのは、
この電流Ｉ１がラインＶｍａｘを介して引き出される場
合のみである。この電流Ｉ１はたとえば、ラインＶｍａ
ｘに接続された負荷によってか、または電圧Ｖ１よりも
低い入力電圧に関連したセルにおける電流源２４の均等
物によって消費される電流である。
【００２６】入力電圧Ｖ１が他のセルの電圧よりも低い
と、トランジスタＱ１０′およびＭＰ１はブロックさ
れ、電流源２４の電流はラインＶｍａｘから引かれる。
この電流は次に、最大入力電圧に関連したセルにおいて
トランジスタＭＰ１の均等物によって補償される。
と、トランジスタＱ１０′およびＭＰ１はブロックさ
れ、電流源２４の電流はラインＶｍａｘから引かれる。
この電流は次に、最大入力電圧に関連したセルにおいて
トランジスタＭＰ１の均等物によって補償される。
【００２７】こうして、図４でのセルもまた、トランジ
スタＱ１０′が導通するとそこを定常電流が流れること
を確実にする。実際、図４におけるセルの動作原理は図
３の動作原理に相補的である。セルが不活性になるとき
にラインＶｍａｘから電流源を切断する代わりに、電流
源はラインＶｍａｘから電流を引くことが可能になり、
この付加的な電流は活性セルのトランジスタＱ１０′に
よって伝達される電流とは関係なく与えられる。
スタＱ１０′が導通するとそこを定常電流が流れること
を確実にする。実際、図４におけるセルの動作原理は図
３の動作原理に相補的である。セルが不活性になるとき
にラインＶｍａｘから電流源を切断する代わりに、電流
源はラインＶｍａｘから電流を引くことが可能になり、
この付加的な電流は活性セルのトランジスタＱ１０′に
よって伝達される電流とは関係なく与えられる。
【００２８】値Ｉ０の電流の、各セルに関連した電流源
２４は図４に関して記述されている。もちろん、回路が
ｎ個のセルによって得られるならば、ｎ個の電流源２４
は並列に接続される。すなわち、実際にはそれらは電流
ｎＩ０を引く単一の電流源によって得られる。
２４は図４に関して記述されている。もちろん、回路が
ｎ個のセルによって得られるならば、ｎ個の電流源２４
は並列に接続される。すなわち、実際にはそれらは電流
ｎＩ０を引く単一の電流源によって得られる。
【００２９】もちろん、この発明は当業者には容易に想
起されるようなさまざまな変化および変更を有すると考
えられる。このような変化、変更、および改良はこの開
示の一部であると意図され、この発明の精神および範囲
内にあると意図される。したがって、先行の記述は例と
してのみなされたものであって、制限を加えるものとは
意図されない。この発明は前掲の特許請求の範囲とその
均等物において規定されるものとしてのみ制限される。
起されるようなさまざまな変化および変更を有すると考
えられる。このような変化、変更、および改良はこの開
示の一部であると意図され、この発明の精神および範囲
内にあると意図される。したがって、先行の記述は例と
してのみなされたものであって、制限を加えるものとは
意図されない。この発明は前掲の特許請求の範囲とその
均等物において規定されるものとしてのみ制限される。
【図１】いくつかの入力電圧の中の最高電圧を供給する
ための従来の回路の図である。
ための従来の回路の図である。
【図２】図１における回路の動作を例示する波形図であ
る。
る。
【図３】極値電圧を供給する回路を得るためのセルの第
１の実施例を例示する図である。
１の実施例を例示する図である。
【図４】この発明に従うセルの第２の実施例を例示する
図である。
図である。
２０ 第２の電流源 ２２ 第１の電流源 ２５ 第２の電流源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−34416（ＪＰ，Ａ) 実開 平３−119770（ＪＰ，Ｕ) 米国特許3348072（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/00
Claims (9)
- 【請求項１】 いくつかの入力電圧（Ｖ１、Ｖ２…）の
中の極値電圧（Ｖｍａｘ）を供給するための回路であっ
て、各入力電圧（Ｖ１）ごとに、 ベースが前記入力電圧を受け、エミッタが前記極値電圧
（Ｖｍａｘ）を供給する共通出力に接続される第１のバ
イポーラトランジスタ（Ｑ１０）と、 前記第１のバイポーラトランジスタのエミッタをバイア
スするための第１の電流源（２２）と、 前記第１のバイポーラトランジスタがターンオフされる
と、前記第１のバイポーラトランジスタから前記第１の
電流源を切断するためのスイッチング手段（Ｑ１２、Ｑ
１３）とを含む、回路。 - 【請求項２】 ベースおよびコレクタによって前記第１
のトランジスタと並列に接続された、前記第１のトラン
ジスタと同じ型の第２のトランジスタ（Ｑ１１）をさら
に含み、そのエミッタは、前記第１の電流源の半分の値
の第２の電流源（２０）を介して電源電圧（ＧＮＤ）に
接続され、 前 記第１のトランジスタと同じ型の第３のトランジスタ
（Ｑ１２）をさらに含み、そのコレクタは前記第１のト
ランジスタのエミッタに接続され、そのベースは前記第
２のトランジスタのエミッタにされ、かつそのエミッタ
は前記第１の電流源（２２）を介して電源電圧に接続さ
れ、 前 記第３のトランジスタと差動段を形成する第４のトラ
ンジスタ（Ｑ１３）をさらに含み、そのベースは前記第
１のトランジスタのエミッタに接続される、請求項１に
記載の回路。 - 【請求項３】 前記極値電圧は最大電圧であり、前記ト
ランジスタはＮＰＮトランジスタである、請求項２に記
載の回路。 - 【請求項４】 前記極値電圧は最小電圧であり、前記ト
ランジスタはＰＮＰトランジスタである、請求項２に記
載の回路。 - 【請求項５】 前記第１のトランジスタがオンである
と、前記第１の電流源の電流を超えるいかなる電流をも
前記共通出力へ引き出すための手段（２５、ＭＰ１）を
各入力電圧（Ｖ１）ごとに含む、請求項１に記載の回
路。 - 【請求項６】 前記第１のトランジスタ（Ｑ１０′）の
コレクタを第１の電源電圧（Ｖｃｃ）に接続する第２の
電流源（２５）、 前記第１の電圧と前記第１のトランジスタのエミッタと
の間に接続され、前記第１のトランジスタがオンである
とターンオンされる第２のトランジスタ（ＭＰ１）とを
含む、請求項５に記載の回路。 - 【請求項７】 前記第２のトランジスタはＭＯＳトラン
ジスタ（ＭＰ１）であり、そのゲートは前記第１のトラ
ンジスタ（Ｑ１０′）のコレクタに接続され、そのソー
スは前記第１の電圧に接続され、かつそのドレインは前
記第１のトランジスタのエミッタに接続される、請求項
６に記載の回路。 - 【請求項８】 前記極値電圧は最大電圧であり、前記第
１のトランジスタ（Ｑ１０′）はＮＰＮトランジスタで
あり、かつ前記第２のトランジスタ（ＭＰ１）はｐチャ
ネルトランジスタである、請求項７に記載の回路。 - 【請求項９】 前記極値電圧は最小電圧であり、前記第
１のトランジスタ（Ｑ１０′）はＰＮＰトランジスタで
あり、かつ前記第２のトランジスタ（ＭＰ１）はｎチャ
ネルトランジスタである、請求項７に記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9415671A FR2728744B1 (fr) | 1994-12-21 | 1994-12-21 | Circuit de fourniture de tension extremum |
| FR9415671 | 1994-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321754A JPH08321754A (ja) | 1996-12-03 |
| JP2829361B2 true JP2829361B2 (ja) | 1998-11-25 |
Family
ID=9470259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7331749A Expired - Lifetime JP2829361B2 (ja) | 1994-12-21 | 1995-12-20 | いくつかの入力電圧の中の極値電圧を供給するための回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5757209A (ja) |
| EP (1) | EP0718634B1 (ja) |
| JP (1) | JP2829361B2 (ja) |
| DE (1) | DE69522306D1 (ja) |
| FR (1) | FR2728744B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084439A (en) * | 1997-07-02 | 2000-07-04 | Cypress Semiconductor Corp. | Peak detector circuit with extended input voltage range |
| US6054874A (en) * | 1997-07-02 | 2000-04-25 | Cypress Semiconductor Corp. | Output driver circuit with switched current source |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3348072A (en) | 1965-05-26 | 1967-10-17 | Ira R Marcus | Low-voltage wide-range comparator and rectifier using a plurality of emitter-follower circuits with the collector current of the conducting emitter-follower maintained constant |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1241454A (en) * | 1968-12-06 | 1971-08-04 | English Electric Co Ltd | Maximum and minimum signal selectors |
| US3678513A (en) * | 1970-10-28 | 1972-07-18 | Gen Monitors | Peak selection circuit and apparatus utilizing same |
| JP2779411B2 (ja) * | 1985-03-01 | 1998-07-23 | キヤノン株式会社 | スイツチング装置 |
| JPS6234416A (ja) * | 1985-08-07 | 1987-02-14 | Victor Co Of Japan Ltd | 信号選択回路 |
| US4937670A (en) * | 1989-01-31 | 1990-06-26 | Rca Licensing Corporation | Peak detector with feedback |
| JPH03173289A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 最大値／最小値回路 |
| JPH04158687A (ja) * | 1990-10-23 | 1992-06-01 | Toshiba Corp | 最小値回路 |
| DE4115413C2 (de) * | 1991-05-10 | 1994-05-26 | Texas Instruments Deutschland | Schaltungsanordnung zur Erzeugung eines Schaltimpulses |
| JP2739800B2 (ja) * | 1992-08-04 | 1998-04-15 | 日本電気株式会社 | 半導体集積回路 |
| JPH0676090A (ja) * | 1992-08-26 | 1994-03-18 | Takayama:Kk | 最大値回路 |
| DE4237122C2 (de) * | 1992-11-03 | 1996-12-12 | Texas Instruments Deutschland | Schaltungsanordnung zur Überwachung des Drainstromes eines Metall-Oxid-Halbleiter-Feldeffekttransistors |
| US5469104A (en) * | 1994-03-28 | 1995-11-21 | Elantec, Inc. | Active folded cascode |
-
1994
- 1994-12-21 FR FR9415671A patent/FR2728744B1/fr not_active Expired - Fee Related
-
1995
- 1995-12-18 US US08/573,898 patent/US5757209A/en not_active Expired - Lifetime
- 1995-12-18 EP EP95410143A patent/EP0718634B1/fr not_active Expired - Lifetime
- 1995-12-18 DE DE69522306T patent/DE69522306D1/de not_active Expired - Lifetime
- 1995-12-20 JP JP7331749A patent/JP2829361B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3348072A (en) | 1965-05-26 | 1967-10-17 | Ira R Marcus | Low-voltage wide-range comparator and rectifier using a plurality of emitter-follower circuits with the collector current of the conducting emitter-follower maintained constant |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0718634B1 (fr) | 2001-08-22 |
| FR2728744A1 (fr) | 1996-06-28 |
| JPH08321754A (ja) | 1996-12-03 |
| US5757209A (en) | 1998-05-26 |
| DE69522306D1 (de) | 2001-09-27 |
| FR2728744B1 (fr) | 1997-03-14 |
| EP0718634A1 (fr) | 1996-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |