JPS6085555A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6085555A JPS6085555A JP58193364A JP19336483A JPS6085555A JP S6085555 A JPS6085555 A JP S6085555A JP 58193364 A JP58193364 A JP 58193364A JP 19336483 A JP19336483 A JP 19336483A JP S6085555 A JPS6085555 A JP S6085555A
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- JP
- Japan
- Prior art keywords
- sio2
- layer
- si3n4
- dielectric constant
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体装置、特に高誘電率材料を用いたキャパ
シタを有するＤ−ＲＡＭの製造方法に関する。
シタを有するＤ−ＲＡＭの製造方法に関する。
従来技術と問題点
一般にＤ−ＲＡＭの一要素は第１図に示すキヤ・′ｅ７
りＣとＭＯＳ ）ランジスタＭから構成され、Ｃに蓄積
された電荷をトランゾスタＭで読み出すことによシタモ
リの作用を果たしている。これを断面図で示せば第２図
のようになシ、一点鎖線の部分がキヤ／七シタＣに相当
する。１は基板、２は５１０２．３はＰＳＧ、 ４はア
ルミ配線、５はＰｏ１ｙＳｉである。
りＣとＭＯＳ ）ランジスタＭから構成され、Ｃに蓄積
された電荷をトランゾスタＭで読み出すことによシタモ
リの作用を果たしている。これを断面図で示せば第２図
のようになシ、一点鎖線の部分がキヤ／七シタＣに相当
する。１は基板、２は５１０２．３はＰＳＧ、 ４はア
ルミ配線、５はＰｏ１ｙＳｉである。
ところが、このようなり−ＲＡＭに外部からα線が浸入
することによりＣの電荷が相殺されデータが破壊されな
いように、Ｃに蓄えられる電荷Ｑを極めて大きくする必
要がある。電荷Ｑは、キヤ・ぞシタの静電容量Ｃと印加
電圧Ｖを用いてＱ＝ＣＶと表わすことかできるが、ＩＣ
においてはＶは高々５〔ｖ〕程度であり、Ｑを大きくす
るためには必然的にＣを大きくせざるを得ない。Ｃは、
一般によεＳ 〈知られているようにＣ＝−で表わされる。ここに、ε
は誘電率、Ｓはキャパシタの電極の面積、ｄは電極の間
隔である。ＩＣ化されるにつれてＳは小さくなる１頃向
が顕著であり、またｄをｂ′−！りに小さくするとリー
ク電流が犬きくなり絶縁破壊が生じるおそれがある。
することによりＣの電荷が相殺されデータが破壊されな
いように、Ｃに蓄えられる電荷Ｑを極めて大きくする必
要がある。電荷Ｑは、キヤ・ぞシタの静電容量Ｃと印加
電圧Ｖを用いてＱ＝ＣＶと表わすことかできるが、ＩＣ
においてはＶは高々５〔ｖ〕程度であり、Ｑを大きくす
るためには必然的にＣを大きくせざるを得ない。Ｃは、
一般によεＳ 〈知られているようにＣ＝−で表わされる。ここに、ε
は誘電率、Ｓはキャパシタの電極の面積、ｄは電極の間
隔である。ＩＣ化されるにつれてＳは小さくなる１頃向
が顕著であり、またｄをｂ′−！りに小さくするとリー
ク電流が犬きくなり絶縁破壊が生じるおそれがある。
従ってα線によるデータ破壊防止対米としては、εが大
きい高誘電率材料を用いたキャパシタを含む半導体装置
を製造しなければならない。
きい高誘電率材料を用いたキャパシタを含む半導体装置
を製造しなければならない。
このため、５ｉ０２に比較して約２倍の誘電率を持つ５
ｔ３Ｎ４を使用してキャパシタを製造することが試みら
れたが、この５ｉ５Ｎ４は５ＩＯ２に比べてリーク電流
が大きくかつ耐圧が低く更に工程が仮軸になり、そのま
までは使用できないという問題点がおる。
ｔ３Ｎ４を使用してキャパシタを製造することが試みら
れたが、この５ｉ５Ｎ４は５ＩＯ２に比べてリーク電流
が大きくかつ耐圧が低く更に工程が仮軸になり、そのま
までは使用できないという問題点がおる。
発明の目的
本発明の目的は５ｉ０２ 、 Ｓｉ３Ｎ４ 、５ｉ０２
の三重構造によりＤ−ＲＡＭのキャパシタを構成するこ
とにより、５ＩＯ２単層よりも高い誘電率を有するキャ
パシタを含む半導体装置を提供することにｂる。
の三重構造によりＤ−ＲＡＭのキャパシタを構成するこ
とにより、５ＩＯ２単層よりも高い誘電率を有するキャ
パシタを含む半導体装置を提供することにｂる。
発明の構成
本発明によれば、キヤ・臂シタに電荷を蓄積し、ＭＯＳ
）ランジスタにより該電荷の有無を検出するようにし
たＤ−ＲＡＭの前記キャＩ？シタの誘電体として、Ｓｉ
基板上に第１の５ｉ０２層を形成し該第１の５ｉ０２層
上に５Ｌ３Ｎ４層を形成し更に該Ｓ ｉ ３Ｎ４層に第
２の５ｔＯ２を形成することにより第１５ＩＯ２層と５
Ｌ５Ｎ４層と第２ ＳｉＯ□層の三重構造を形成するよ
うにしたことを％徴とする半導体装置の製造方法が提供
される。
）ランジスタにより該電荷の有無を検出するようにし
たＤ−ＲＡＭの前記キャＩ？シタの誘電体として、Ｓｉ
基板上に第１の５ｉ０２層を形成し該第１の５ｉ０２層
上に５Ｌ３Ｎ４層を形成し更に該Ｓ ｉ ３Ｎ４層に第
２の５ｔＯ２を形成することにより第１５ＩＯ２層と５
Ｌ５Ｎ４層と第２ ＳｉＯ□層の三重構造を形成するよ
うにしたことを％徴とする半導体装置の製造方法が提供
される。
発明の実施例
以下、本発明を実施例により添伺図面を参照して説明す
る。
る。
第３図は、本発明に係る製造方法の工程図である。
先ず、シリコン基板１０（第３図（１））上に酸化膜を
成長させてシリコン酸化膜（８１０２） ２０を形成す
る（第３図（２））。
成長させてシリコン酸化膜（８１０２） ２０を形成す
る（第３図（２））。
次に、シリコン酸化膜（ＳｉＯ２）上に５１３Ｎ４を気
相成長させる（第３図（３））。
相成長させる（第３図（３））。
更に、この５１３Ｎ４に０２アニールを施し、Ｓ ｉ
５Ｎ４の表面にＳｉＯ２を形成する（第３図（４））。
５Ｎ４の表面にＳｉＯ２を形成する（第３図（４））。
乙の麦は、この上にポ１７ｓｉ上部電極を形成する寺従
来と同じ工程でよい。
来と同じ工程でよい。
このようにして、５ｉ０２２０− Ｓｉ３Ｎ４３０−８
ｉ０２４０の三重構造を有するキャパシタ！電体層を含
む半導体装置を製造する。
ｉ０２４０の三重構造を有するキャパシタ！電体層を含
む半導体装置を製造する。
Ｓ ｉ ３Ｎ４は、一般にＳｉＯ２よりも耐圧が低くか
つリーク′ｒＪｆ、流も多いが誘電率が高い。従って、
誘電率がより高い５ｉ５１’Ｊ４の上面と下面に耐圧や
リーク電流の点で優れたＳ ｉ Ｏ２を形成することに
よシ、５ＩＯ２単層よシ高い誘電率のキヤ・２７タ誘電
体ノ鰻を宮む半導体装置を製造することができる。
つリーク′ｒＪｆ、流も多いが誘電率が高い。従って、
誘電率がより高い５ｉ５１’Ｊ４の上面と下面に耐圧や
リーク電流の点で優れたＳ ｉ Ｏ２を形成することに
よシ、５ＩＯ２単層よシ高い誘電率のキヤ・２７タ誘電
体ノ鰻を宮む半導体装置を製造することができる。
訪′屯率が高くなれば、Ｄ−ＲＡＭのキャパシタに蓄積
される電荷も多量になシ、外部からα線が入射しても情
報を反転する程の影誓を及ばずことはなく集積化がより
一層進んだ半導体装置が誤動作を起こすこともない。
される電荷も多量になシ、外部からα線が入射しても情
報を反転する程の影誓を及ばずことはなく集積化がより
一層進んだ半導体装置が誤動作を起こすこともない。
発明の効果
上記の通り、本発明によれば、従来の５ＩＯ２単層に代
えて高誘電率の５１３Ｎ４を使用することにより５ｉ０
２− Ｓｉ３Ｎ４−５ｉｎ２の三重構造から成る高誘電
率のキャパシタを有するＤ−ＲＡＭを製造することがで
きる。
えて高誘電率の５１３Ｎ４を使用することにより５ｉ０
２− Ｓｉ３Ｎ４−５ｉｎ２の三重構造から成る高誘電
率のキャパシタを有するＤ−ＲＡＭを製造することがで
きる。
第１図と第２図は従来技術の説明図、第３図は本発明製
造方法の工程図である。 １０− Ｓｉ 、 ２０−５ｉ０２．３０ ・５ｔ３Ｎ
４．４０・ＳｉＯ２゜第１ 円 第２し１ 第３図
造方法の工程図である。 １０− Ｓｉ 、 ２０−５ｉ０２．３０ ・５ｔ３Ｎ
４．４０・ＳｉＯ２゜第１ 円 第２し１ 第３図
Claims (1)
- キャノ４シタに電荷を蓄積し、ＭＯＳトランジスタによ
り該電荷の有無を検出するようにしたＤ−ＲＡＭの前記
キャパシタの誘電体として、Ｓｉ基板上に第１のＳｉＯ
□層を形成し該第１の５ｉ０２層上にＳｉ３Ｎ４層を形
成し更に該Ｓｉ３Ｎ４層に第２の５ｉ０２を形成するこ
とにより第１Ｓｉ０２層と５ｉ５Ｎ４層と第２Ｓｉ０２
層の三重構造を形成するようにしたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193364A JPS6085555A (ja) | 1983-10-18 | 1983-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193364A JPS6085555A (ja) | 1983-10-18 | 1983-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085555A true JPS6085555A (ja) | 1985-05-15 |
Family
ID=16306679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193364A Pending JPS6085555A (ja) | 1983-10-18 | 1983-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085555A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120066A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体装置 |
| JPH02156564A (ja) * | 1988-12-08 | 1990-06-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
-
1983
- 1983-10-18 JP JP58193364A patent/JPS6085555A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120066A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体装置 |
| JPH02156564A (ja) * | 1988-12-08 | 1990-06-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
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