JPH0226064A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｆの順序に従って本発明を説明する。

産業上の利用分野 発明の概要 従来技術［第２図］ 発明か解決しようとする問題点 問題点を解決するための手段 作用 実！ｉ例［′：Ｒ１図〕 発明の効果 （Ａ、産業上の利用分野） 本発明は半導体メモリの製造方法、特に容な１素子とス
イッチングトランジスタとでメモリセルが構成され、一
対の上記スイッチングＥ・ランンスタのゲート電極問の
取出し電極を介して３４一対のスイチングトランジスタ
が共有する゛ｈ導体領域とビット線との間の接続か為さ
れた積層容量型の半導体メモリの２Ａ造方法に関する。

（Ｂ、発明の概要） 本発明は、上記の半導体メモリの製造方法において、 取出し′（′ニ棒Ｆの絶縁膜が段差の険しさによってカ
バレージ性が悪くなることを防１にするため、容は素子
の一方の電極と取出し電極を形成した後、絶縁膜（リフ
ロー膜）を形成し、その後、熱処理により該絶縁膜の表
面を平坦化すると共に［−記一方の電極の表面部に容量
素子の誘電体膜の少なくとも一部を成す酸化膜を形成す
るものである。

（Ｃ，従来技術）［第２図］ ダイナミックＲＡＭの一つのタイプとして半導体基扱ト
において多結晶シリコンと多結晶シリコンとを間に絶縁
膜を挟んで対向させて情報？：ｉ積川の用予を構成した
４１層容量タイプがあり、例えば月ｔｌｌ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ　Ｗｏｒｌｄ　１９８８．２　　（プ
レスジャーナル社）３１〜３６頁ｒ４Ｍ、１６ＭＤＲＡ
Ｍの行カー積層容」［と溝形容量−」に構造が紹介され
ている。

そして、第２図（Ａ）乃至（Ｃ）は従来の積層容量タイ
プのＤＲＡＭの典型例を示すもので、同図＜Ａ＞は平面
図、同図（Ｂ）は同図（Ａ）のＢ−Ｂ線に沿う断面図、
同図（Ｃ）は同図（Ａ）のＣ−Ｃ線に沿う断面図である
。同図において、１はｔ導体基板、２は該半導体基板１
の一つの素ｒ形成領域で、該領域２には一対のメモリセ
ル３ａ、３ｂが形成されている。谷メモリセル３ａ、３
ｂは容積素子４ａ、４ｂと、スイッチング用のＭＯＳト
ランジスタ５ａ、５ｂで構成されている。６ａ、６ｂは
容量素子４ａ、４ｂの一方の電極で、第２層目の多結晶
シリコン層により形成されている。７．７は容量素子４
ａ、４ｂの誘電体膜で、図面では示されていないがＳｉ
Ｏ，とＳｉＮの一層構造になっている。８ａ、８ｂは上
記、ｉＡ電体１漠７．７を介して上記一方の電極６ａ、
６ｂと対向する他方の電極で、第３層目の多結晶シリコ
ン層により形成されている。９ａ、９ｂはスイッチング
川ＭＯＳトランジスタ５ａ、５ｂのゲート電極で、第１
層目の多結晶シリコン層により形成されている。１０ａ
〜１０ｃはスイッチツク川ＭＯＳトランジスタ５ａ、５
ｂのソース・ドレイン領域で、そのうち１０ｃは一対の
スイッチグ用トランジスタ５ａ、５ｂが共有する半導体
領域である。１１は素ｒ分離用５ｉｎ２膜である。

Ｉ−記の２つのスイッチング用トランジスタ５ａ、５ｂ
が共有１−るソース・ドレイン領域ｆＯｃは、アルミニ
ウムからなる図示しないビット線に接続されるが、ゲー
ト電極９ａ、９ｂ間の間隔、より明確にいえばケート電
！４９ａ、９ｂを覆う層間絶縁膜１２・１２間の間隔が
狭く段差が急であり、ビット線の図示しないコンタクト
窓の必要なイ装置精度を緩和させたりするため取出し電
Ｖｊ４１３を介して接続されている。このように、絶縁
ＩＩ！２１２の段Ｉを急にするのは、それによって容量
素ｆ４ａ、４ｂの電極６ａ、６ｂと電極８ａ、８ｂとの
対向面をより屈曲させて素子４ａ、４ｂの即ＩＩγ占有
面積当りの容量値をより大きくするためであるが、それ
がソース・トレイン領域１０ｃの電極取出しを上述した
ように稍複雑に１−る要因となるのである。

ところで、その取出し電極１３は容量素ｒ−４ａ、４ｂ
の一方の電極６ａ、６ｂと同様に第２層目の多結晶シリ
コン層で形成される。また、他方の電極８ａ、８ｂは上
述したように第３層［１の多結晶シリコン層で形成され
るが、該電極８ａ、８ｂのパターニングの際に取出し電
極１３が除去されないようにする必要があり、そのため
ＣＶ　Ｄにより形成したＳｉＯ□膜１４で取出し電極１
３をマスクした状態で上記他方の電極８ａ、８ｂの形成
が行われる。というのは、取出し電極１３の表面には誘
電体膜７が形成されているが、該誘電体膜７の膜厚が非
常に薄いため若し５ｉｎ２膜１４で保護しないと他方の
電極８ａ、８ｂを形成するフォトエツチングの際に誘電
体膜７の露出した部分か除去され、史にその下の取出し
電極１３までがエツチングされてしまう虞れがあるから
である。

（Ｄ、発明が解決しようとする問題点）ところで、第２
図（Ｂ）、（Ｃ）から明らかなように、取出し電極１３
の表面により史には５ｉｏ２１１Ｑｔ４の表面により形
成されている谷の底部は、層間絶縁１］＋Ｑである５ｉ
Ｏ２１Ｑ１２により形成されている谷の底部に比較して
かなり狭くなってしまう。そのため、第３層目の多結晶
シリコン層を選択的にエツチングするためのマスクとな
るフォトレジスト層（図示しない）か、Ｓ　ｉ　Ｏ２１
１Ｑ　ｔ　４の谷の底部で露光不足になり、現像の際に
レジスト層がＳｉｎ、膜１４の谷間の部分で除去されな
いまま残ってしまう６■能性が大きい。そして、もしそ
うなると、第３層目の多結晶シリコン層のエツチングが
終っても多結晶シリコンが残ってしまう、１５はその残
った多結晶シリコンを示し、これ１５が第２図（Ａ）に
示すように電極８ａ、８ｂに連なってしまう虞れがある
。

若しこのように残った多結晶シリコン１５か電極８ａ、
８ｂに連なると、Ｓｉｎ、膜１４にコンタクト窓を形成
してビット線を取出し電極１３に接続したときビット線
と容量素子４ａ、４ｂの他方の電極とが短絡してしまう
ことになる。

本発明はこのような問題点を解決すべく為されたもので
あり、取出し電極上の絶縁膜が段差の険しさによってカ
バレージ性が悪くなることを防止することを目的とする
ものであり、更にはカバレージ性を悪くすることを防止
するときに同時に容４を素子の誘電体膜の少なくとも一
部を形成することができるようにすることを目的と１−
る。

（Ｅ、問題点を解決するための手段） 本発明半導体メモリの製造方法はＦ記問題点を解決する
ため、容量素子の一方の電極と取出し電極を同時に形成
した後、絶縁膜（リフロー膜）を形成し、その後、熱処
理により該絶縁膜の表面を竹垣化すると共に上記一方の
電極の表面部に容量素子の誘電体膜の少なくとも一部を
成す酸化膜を形成することを特徴とする。

（Ｆ、作用） 本発明半導体メモリの製造方法によれば、容量素子の他
方の電極を形成する選択的エツチングにより取出し電極
が侵食されないように取出し電極を保護する絶縁膜とし
て熱処理により表面が平坦化するもの（リフロー１反）
を形成し、その後熱処理するので、その熱処理によりそ
の絶縁膜表面が゛Ｖ坦化される。従って、取出し電極を
保護する絶縁膜にはビット線と容量素子の他方の電極と
の間を短絡させる多結晶シリコンを生ぜしめる谷間がな
くなり、短絡を防止することができる。それと共に、そ
の熱処理によって容量素子の一方の電極［二に酸化膜を
形成することができ、誘電体膜となる酸化＋１Ｑの形成
と取出し電極保護用絶縁膜表面の平坦化とを別個に行わ
なくて済むようにできる。

（Ｇ、実施例）［第１図］ 以下、本発明゛１．導体メモリの製造方法を図示実施例
に従って詳細に説明する。

第１図（Ａ）乃貸（Ｆ）は本発明半導体メモリの製造方
法の一つの実施例を工程順に示す断面図である。

（Ａ）スイッチング用ＭＯＳトランジスタ４ａ、４ｂの
ゲート側を形成し、層間絶、Ｉｊ膜１２を形成し、半導
体基板１の表面部に選択的に不純物をドープしてソース
・ドレイン領域１０ａ、１０ｂ、１０ｃを形成した後、
第２層目の不純物がドープされた多結晶シリコン層をＣ
ＶＤにより形成し、該多結晶シリコン層をフォトエツチ
ングすることにより容量素子４ａ、４ｂの一方の電極６
ａ、６ｂと取出し電極１３とを同時に形成°ウーる。第
１図（Ａ）は電極６ａ、６ｂ、１３の形成後の状態を示
す。

（Ｂ）次に、同図（Ｂ）に示すように電極６ａ、６ｂ、
１３の表面部に容量素子４ａ、４ｂの誘電体膜を構成す
る５ｉ０２１反１６を例えば加熱酸化笠により形成する
。

（Ｃ）次に、同図（Ｃ）に示すように基板の表面に全面
的に５ｉＮｌｌＱ１７を形成１−る。

（Ｄ）次に、ＰＳＧあるいはＡｓ５ＧあるいはＢＰＳ６
７ｆ、酸素雰囲気中で熱処理すると表面が平坦化するよ
うな絶縁膜１４を形成し、これをフォトエツチングする
ことにより第１図（Ｄ）に示スように取出し電極１３１
に位置する部分を残存させる。

（Ｅ）次に、ウェット雰囲気中で熱処理することにより
同図（Ｅ）に示すように絶縁１１Ｑ　１４の表面を平坦
化すると同時に」ニ記ＳｉＮ膜１７の表面を酸化して５
ｉＮＯｘ膜１８を形成する。このＳ　ｉ　ＮＯｘ膜１８
は容量素子４ａ、４ｂの誘電体膜の信頼度を向トさせる
ため形成するのである。

（Ｆ）次に、第１図（Ｆ）に示すように第３層目の多結
晶シリコン層を形成し、これをフォトエツチングするこ
とにより容量素子４ａ、４ｂの他方の電極８ａ、８ｂを
形成する。

その後、図示はしないが表面に層間絶縁膜を形成し、次
いでこの層間絶縁膜やＳｉＮ膜１７．５ｉＯ２１１Ｑ１
６を貫通して取出し電極１３に達するコンタクト窓を形
成し、その後、アルミニウムからなり該コンタクト窓を
通じて取出し電極１３に接続されるビット線を形成する
。

このような゛ｉ導体メモリの製造方法によれば、取出し
電極１３を保護する絶縁膜１４を５ｉ０２ではな（ＰＳ
Ｇ等熱処理により表面を平坦化できる絶！ｊ膜で形成し
、その後、熱処理することにより表面がモ坦な絶縁１摸
１４を形成し、しかる後、容量素子４ａ、４ｂの他方の
電極８ａ、８ｂを形成するので、絶縁１１’；ｈ　ｌ　
４にはレジストに未露光部を生ぜしめる谷状部分はでき
ず、表面が平坦になる。従って、電極８ａ、８ｂが未露
光部分下に生じた多結′晶シリコンの残渣によりビット
線に短絡されるという問題を回避することができる。

そして、絶縁膜１４の形成後熱処理によりＳｉＮ膜１７
の表面部を酸化して５ｉＮＯｘ膜１８を形成するので誘
電体膜の安定化を図ることがてきる。しかも、この誘電
体膜の安定化のための酸化は絶縁膜１４の平坦化を同じ
工程でてきるので、工程を徒らに増すことなくビット線
と電極８ａ、８ｂの短絡防【［−と誘電体膜の信頼度の
向上とを実現することかできる。

尚、容量素ｒ−４ａ、４ｂの一方の電極６ａ、６ｂと取
出し電極１３とは必ずしも同時に形成することは必要で
はなく、別々に形成するようにしても良い。また、容：
１！素子４ａ、４ｂの誘電体膜は、絶縁膜１４彫成後に
おいて上記一方の電極６ａ、６ｂの表面部を加熱酸化す
ることにより形成した５ｉ０２膜のみにより構成するよ
うにしても良い等本発明半導体メモリの製造方法には種
々の実施態様が考えられ得る。

（Ｈ，発明の効果） 以上に述へたように、本発明゛ｂ導体メモリの製造方法
は、判導体基板ヒに容量素子の一対の電極と取出し電極
を形成する工程と、該取出し電極上に熱処理により流動
可能になる絶縁膜を形成する一Ｌ桿と、熱処理により註
絶縁膜の表面をヅ坦化すると共に−［記容量素子の一方
の電極上に該容量素子の誘電体膜の少なくとも一部を成
す酸化膜を形成する工程と、面記容星素子の一方の′電
極及び萌記絶縁膜上に前記容量素子の他方の電極を形成
する工程とをイ「することを特徴とするものである。

従って、本発明半導体メモリの製造方法によれば、容量
素子の他方の電極を形成する選択的エツチングにより取
出し電極が侵食されないように取出し電極を保護する絶
縁膜として熱処理により表面が平坦化するものを形成し
、その後熱処理するので、その熱処理により絶縁膜表面
が平坦化される。従って、取出し電極を保護する絶縁膜
にはビット線と容量素子の他方の電極の間を短絡させる
多結晶シリコンを生ザしぬる谷間がなくなり、その短絡
を防止することができる。それと同時に、その熱処理に
よって容量素子の一方の電極上に誘電体膜となる酸化膜
を形成することができ、酸化膜の形成と取出し電極保護
用絶縁膜表面の平坦化とを別個に行わなくて済むように
できる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｆ）は本発明半導体メモリの製造方
法の一つの実施例を工程順に示す断面図、第２図（Ａ）
乃ｉ　（Ｃ）は従来技術を説明するために不導体メモリ
を示すもので、同図（Ａ）はｙ同図、同図（Ｂ）は同図
（Ａ）のＢ−Ｂ線に沿う断面図、同図（Ｃ）は同図（Ａ
）のＣ−Ｃ線に沿う断面図である。 符号の説明 １・・・・・・半導体基板、 ３ａ、３ｂ・・・・・・メモリセル、 ４ａ、４ｂ・・・・・・容量素子、 ５ａ、５ｂ・・・・・・スイッチングトランジスタ、６
ａ、６ｂ・・・・・・一方の電極、 ８ａ、８　ｂ−・・・・・他方の電極、１０ｃ・・・・
・・ビット線に接続される半導体領域、１３・・・・・
・取出し電極、１４・・・・・・絶縁膜、１６〜ｉ　ｓ
　−−−−−−誘電体膜。

Claims (1)

【特許請求の範囲】
1. （１）容量素子とイッチングトランジスタとでメモリセ
   ルが構成され、一対の上記スイッチングトランジスタの
   ゲート電極問の取出し電極を介して該一対のスイチング
   トランジスタが共有する半導体領域とビット線との間の
   接続が為された半導体メモリの製造方法において、 前記半導体基板上に前記容量素子一対の電極と前記取出
   し電極を形成する工程と、 前記取出し電極上に熱処理により流動可能になる絶縁膜
   を形成する工程と、 熱処理により前記絶縁膜の表面を平坦化すると共に上記
   容量素子の一方の電極上に該容量素子の誘電体膜の少な
   くとも一部を構成する酸化膜を形成する工程と、 前記容量の一方の電極及び前記絶縁膜上に前記容量素子
   の他方の電極を形成する工程と、 を有することを特徴とする半導体メモリの製造方法