JPS6079563A - 再生波形調整装置の制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、デジタル信号を記録再生する磁気記録再生装
置の再生出力パルスの波形を調整する再生波形調整装置
の出力信号のエラーが最小となるように上記再生波形調
整装置を制御する制御回路に関する。

従来技術 磁気記録装置に記録したデジタル信号の再生時に、再生
系の周波数特性の不良によって再生出力パルスの幅が広
くなってエラー力増加する。このため、再生出力パルス
の幅を細くするために第１図に示すようなパルススリマ
−回路が使用されている。これは、再生パルスをデレー
ラインＤ１゜Ｄ２の縦続回路に入力させ、デレーライン
Ｄ２の出力を分圧器によって分圧して差動アンプＤＡの
一人力に入力させ、デレーラインＤｉとデレーラインＤ
２の接続点を分圧器を介して差動アンプＤＡの十人力に
Ｊ［し、デレーラインＤＩの入力パルスの分圧出力を前
記差動アンプＤＡの一人力に入力させることにより、入
力パルスのレベルおよび幅を調整して前記差動アップＤ
Ａから出力させる再生波形調整装置である。　この回路
は、入力に接続された分圧器の分圧出力によって出力パ
ルスの前縁の幅が制御され、デレーラインＤ２の出力の
分圧器によって出力パルスの後縁が制御され、デレーラ
インＤＩとデレーラインＤ２の接続点の分圧出力によっ
て出力パルスのピーク値を制御することにより出力パル
スの幅を任意に調整することができる。

上述の従来の再生波形調整装置は、出力パルスの幅を調
節するためには、各分圧器を手動によって調整して、差
動アンプＤＡの出力信号のエラーが最小になるように調
整する必要がある。

第２図は、ヒデオヘッドアンプ、パルススリマ−９積分
回路、デテクター、ＰＬＬ　、リードプロセッサ、デジ
タル舎アナログ変換回路等からなる磁気記録装置の再生
系統の前記デテクターの出力するデジタル信号のエラー
をエラーデテクターによって検出し、該エラーデテクタ
ーの出力を見ながら、上記再生系統のエラーが最小にな
るように前記パルススリマ−の各分圧器を調整するとい
う従来の再生波形調整装置の調整方法を示すブロック図
である。上述の従来の方法は、再生出力波形のパルス幅
調整に手数がかかり、しかも記録媒体が換わるごとにパ
ルス幅の再調整が必要であるという欠点がある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、エラーが
最小になるように自動的に再生出力パルスのパルス幅を
調整することが可能な再生波形調整装価の制御回路を提
供することにある。

発明の構成 本発明の再生波形調整装置の制御回路は、デジタル信号
の磁気記録再生信号の波形を調整する再生波形調整装置
において、該再生波形調整装置の出力信号ｔエラー信号
を入力し一定周期で該エラー信号をカウントするカウン
ターと、該カウンターの出力を保持するラッチ回路と、
該ラッチ回路の出力と前記カウンターの出力とを比較す
る比較回路と、該比較回路の出力によって後記演算器の
演算モードを決定する演算モード制御回路と、該演鍵モ
ード制御回路の出力によって自身の出力信号に対して一
定の演算処理を行なう演算器と、該演算器の出力をアナ
ログ信号に変換出力するデジタル・アナログ変換回路と
を備えて、該デジタル・アナログ変換回路の出力によっ
て前記再生波形調整装置の制御信号を出力することを特
徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に説明する
。

第３図は、本発明の一実施例を示すブロック図である。

すなわち、再生出力信号のフレームパルスＦＰによって
リセットされｌフレーム期間に入力されるエラー信号を
カウントするカウンターｌと、該カウンター１の出力を
ラッチしてデジタルコンパレーター５のＡ入力に人力さ
せるラッチ回路２と、ｌフレーム前のラッチ回路２の出
力をラッチして前記デジタルコンパレーター５のＢ入力
に入力させるラッチ回路３と、Ａ入力とＢ入力のレベル
としてフリップフロップ回路６を反転させ、Ａ＝Ｈのと
きにはＡ＝Ｂ出カをハイレベルとＬチー１＝Ｌ、フタ−
８の選択を制御するデジタルコンパレーター５と、前記
デジタルコンパレーター５の出力によって反転し、出力
Ｑによって演算器７の演算モードを制御するフリップフ
ロップ回路６と、前記フリップフロップ回路６によって
指定された演算モードによりＡ人力とＢ人力の加狼また
は減鍵°を行ない自身の出方をセレクター４を介してＡ
入力にフィードバックさせる演算器７と、前記演算器７
の出力およびあらかじめ定められたプリセット値を入力
しいずれか一方を選択出方して前記演算器７のＡ入力に
入力させるセレクター４と、ハイレベルＨとローレベル
Ｌを入力して前記デジタルコンパレーター５のＡ＝Ｂ出
カによって選択出力するセレクター８と、該セレクター
８の出力を前記演算器７のＢ入力のＬＳＢに入力させる
ゲートＧと、前記演算器７の出方をアナログ信号に変換
出力するデジタル・アナログ変換器９とから構成されて
いる。前記デジタル・アナログ変換器９の出力を再生波
形調整装置であるパルススリマ−回路１０のＦＥＴ　ｌ
　ｌ　、　１−２または１３に入力させることによって
、パルススリマ−回路１０の動作を制御してその出力パ
ルスの幅を最適に制御することが可能である。なお、Ｆ
ＥＴＩ　１〜１３は、それぞれパルススリマ−回路ｌＯ
の３つの分圧器の分圧抵抗を構成している。

次に、本実施例の動作について説明する。磁気記録再生
装置がプレイモードでないときは、制御４５：；　−′
ｆｐ木によってカウンター１．ラッチ回路２およびラッ
チ回路３はリセットされ、フリップフロップ回路６はプ
リセヅトされて出力Ｑかもハイレベルを出力している。

ラッチ回路２およびランチ回路３のリセットによりデジ
タルコンパレーター５のＡ、Ｂ入力か共に０となりデジ
タルコンパレーター５はＡ＝Ｂ出力をハイレベルとして
、セレクター８にハイレベルを供１合し、セレクター８
は、デジタルコンパレーター５の出力によってローレベ
ルＬを選択出力している。また、セレクター４は、八人
力に入力されたプリセット値を選択して演算器７の八人
力に入力させている。従つで、演算器７はクリップフロ
ップ回路６の出力Ｑがハイレベルであることから減算モ
ートであり、八人力に入力したプリセラｌ−（ｉＱから
Ｂ入力のＯを減算し八人力と同じプリセット値を出力し
てデジタルΦアナログ変換器９およびセレクター４のＢ
入力に入力させている。従って、デジタル・アナログ変
換器９は上記プリセット値をアナログ信時に変換して出
力し、ｉｆｉ記パルススリマ−回路１０のＦＥＴＩＩは
、」−記プリセット値によつ−Ｃ定まる抵抗に制御され
ている。上記プリセット値は、ＦＥＴＩ　ｌの抵抗値か
ほぼ動作範囲の最小になるような（＋＆に設定されてい
る。

次に、磁気記録再生装置かプレイモートになったときは
、カウンター１はフレームパルスＦＰごとにリセツＩ・
され、ｌフレーム期間中のエラー偶４号ＥＲをカウント
してラッチ回路２に供給し、ラッチ回路２はカウンター
ｌの出力を保持してデジタルコンパレーター５の八人力
およびランチ回路３に供給する。ラッチ回路３はｌフレ
ーム前のラッチ回路２の出力を保持してデジタルコンパ
レーター５のＢ入力に供給し、デジタルコンパレーター
５によってフレーム間のエラーの大小が比較される。

最初のフレーム０の期間は、ラッチ回路２およびラッチ
回路３の内容はいずれもＯであり、デジタルコンパレー
ター５はＡ−Ｂ出力を／＼イレヘルとしてセレクター８
にハイレベルを供給し、セレクター８の出力はローレベ
ルのままである。一方、フリップフロップ回路６もプリ
セットされたままであり、その出力Ｑはハイレベルであ
るから、演算器７は減算モードのままである。また、セ
レクター４は演算器７の出力を選択して演算器７の八人
力に供給するが、これは、以前にプリセットされた値と
回しであり、結局演算器７の出力は不変でプリセット値
を出力している。

フレームＯの期間中のエラー信号がカウンター１によっ
てカウントされて、第４図（Ａ）に示すようなフレーム
パルスＦＰによってラッチ回路２に保持されると、フレ
ームｌの期間では、ラッチ回路２の出力がラッチ回路３
の出力（未だ０である）より大となり、デジタルコンパ
レーター５は、Ａ、＞Ｂ出力にハイレベルを出力し、ノ
リツブフロップ回路６のＣＫ人力は第４図（Ｂ）に示す
ようにハイレベルとなる。これによりフリッププロップ
回路６か反転してその出力Ｑが同図（Ｃ）に示すように
ローレベルとなり、演算器７は加算モートとなる。−カ
デジタルコンパレーター５のＡ＝Ｂ出力はローレベルと
なり、セレクター８は／＼イレヘルＨをＩ択出力し、演
算器７のＢ入力には、ｌ　”か人力される。従って、演
算器７は、次のフレームパルスによって八人力の値（フ
リセット伯）と８人力の“ｌ　”とを加算出力する。す
なわち演算器７の出力はｌだけ増加し、それに件ってデ
ジタル・アナログ変換器９の出力か増加する。これによ
って第４図（Ｄ）に示すようにＦＥＴＩ　ｌの抵抗が大
きくなるように制御される。次のフレーム２では、ＦＥ
ＴＩＩの抵抗が最適値に近づいたため、フレームｌより
エラーが減少し、ラッチ回路２の出力はラッチ回路３よ
り小となり、デジタルコンパレーター５のＡ＞Ｂ出力は
ローレベルとなりフリップフロップ回路６のＣＫ大入力
ローレベルとなる。しかしフリップフロップ回路６はロ
ーレベル入力によっては反転せず、その出力Ｑはローレ
ベルのままであり、従って、演算器７は加算モードのま
まである。このため演算器７の出力はさらに＋１加算さ
れ、当然ＦＥＴＩ　ｌの抵抗を増加させる。上述の動作
は。

ＦＥＴＩ　１の抵抗が最適値になるまで繰返えされる。

従って、ＦＥＴＩＩの抵抗は同図（Ｄ）に示すように、
逐次増加してＮフレームで最適値になる。このときの演
算器７は加算モードのままであるから、Ｎ＋１フレーム
では演算器７の出力は最適値より１だけ高くなり、ＦＥ
ＴＩＩの抵抗も最適値よりやや大となり、このフレーム
ではエラーが若干増加する。従って、次のフレームＮ＋
２ではデジタルコンパレーター５のＡ＞Ｂ出力がハイレ
ベルとなり、フリップフロップ回路６のＣＫ大入力同図
（Ｂ）に示すようにハイレベルとなり、フリップフロッ
プ回路６のＱ出力は同図（Ｃ）に示すようにハイレベル
に反転する。このため演算器７は減算モードとなり、前
フレームより１を減じて最適値を出力している。しかし
、Ｎ＋３フレームではまだ減算モードのままであり（同
図（Ｃ）参照）、演算器７の出力は最適（／ｉより１だ
け小さくなる。このため、Ｎ＋３フレームではＮ＋２フ
レームよりエラーが多くなり、Ｎ＋４フレームでは演算
器７のＡ＞Ｂ出力がハイレベルとなり、フリップフロッ
プ回路６の出力Ｑがローレベルに反転し、演算器７が加
算モードになる。以後同様の動作によって、演算器７の
出力は最適値±１の範囲に維持される。

上述の動作中に、もしラッチ回路２の出力とラッチ回路
３の出力が同値となったときには、セレクター８は、ロ
ーレベルＬを選択出力するから、演算器７のＢ入力は“
０”となり、フリップフロップ回路６の出力Ｑのハイ、
ローに関わらず、演算器７の出力は一定に保持される。

その次に、デジタルコンパレーター５のＡ＞Ｂ出力がハ
イレベルになれば、演算器７のモードが逆転してエラー
が減少する方向に動作し、Ａ＞Ｂ出力がローレベルにな
るなら、演算器７のモードはそのままでエラーは減少し
ていく。

以上の動作によってＦ、ＥＴｌｌの抵抗をほぼ最適値付
近に制御することができる。　ＦＥＴＩ　１の抵抗を最
適値に制御した後に、ＦＥＴＩＩの入力をホールドして
おいて、同様な再生波形調整装置の制御回路１４によっ
てＦＥＴ１２の抵抗を制御し、ざらにＦＥＴ１３の抵抗
を最適値に制御する。これらの制御を手動により、また
は、自動的に数回繰り返せば、パルススリマ−回路１０
（７）出力パルスの幅を最適値に制御することができる
。

発明の効果 以トのように、本発明においては、磁気記録再生装置の
再生出力のエラー信号をフレームごとにカウントして、
カウント偵を前フレームのエラーと比較し、エラーの増
減に応じて再生波形調整装置の再生出力パルスの幅を制
御するように構成したから、記録媒体が換わっても自動
的にエラーが最小になるように制御することができると
いう効果がある。

【図面の簡単な説明】

第１図は従来の再生波形調整装置の一例を示す回路図、
第２図は上記再生波形調整装置の調整をする従来の方法
を説明するための図、第３図は本発明の一実施例を示す
ブロック図、第４図は１：記実施例における各部信号お
よびパルススリマ−回路のＦＥＴの抵抗値を示すタイム
チャートである。 図において、ｌ：カウンター、２，３：ラッチ回路、４
．８：セレクター、５：デジタルコンパレーター、６：
クリップフロップ回路、７：演算器、９：デジタル・ア
ナログ変換器、ｌｏ：パルススリマ−回路、１１　Ｎ１
３：ＦＥＴ、１４：再生波形調整装置の制御回路。 出願人　日本電気株式会社 代理人　弁理上　住田俊宗

Claims (1)

【特許請求の範囲】
1. デジタル信号の磁気記録再生信号の波形を調整する再生
   波形調整装置において、該再生波形調整装置の出力信号
   のエラー信号を入力し一定周期で該エラー信号をカウン
   トするカウンターと、該カウンターの出力を保持するラ
   ッチ回路と、該ラッチ回路の出力と前記カウンターの出
   力とを比較する比較回路と、該比較回路の出力によって
   後記演算器の演算モードを決定する演算モード制御回路
   と、該演算モード制御回路の出力によって自身の出力信
   号に対して一定の演算処理を行なう演算器と、該演算器
   の出力をアナログ信号に変換出力するデジタル・アナロ
   グ変換回路とを備えて、該デジタル・アナログ変換回路
   の出力によって前記再生波形調整装置の制御信号を出力
   することを特徴とする再生波形調整装置の制御回路。