JPS6074572A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6074572A JPS6074572A JP58180470A JP18047083A JPS6074572A JP S6074572 A JPS6074572 A JP S6074572A JP 58180470 A JP58180470 A JP 58180470A JP 18047083 A JP18047083 A JP 18047083A JP S6074572 A JPS6074572 A JP S6074572A
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 13
- 230000003503 early effect Effects 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、集積回路装置に関し、特にアーリー効果によ
る電流誤差をアルミ配線抵抗によって補正したカレント
ミラー回路を有する集積回路装置に関する。
る電流誤差をアルミ配線抵抗によって補正したカレント
ミラー回路を有する集積回路装置に関する。
技術の背景
アーリー効果とは、トランジスタのコレクターペース間
電圧に応じて実効ベース幅が変化する現象でおる。この
アーリー効果によシトランジスタのｈＷＢがコレクター
ペース間電圧に応じて変化するため、カレン）ｆラー回
路の基準電流と出力電流とが一致しなくなるという現象
を生ずる。とのような現象による悪影響を除去する方法
としては種々の方法が考えられるが、回路構成が簡単で
あシかつ信頼性の高い方法を用いることが望ましい。
電圧に応じて実効ベース幅が変化する現象でおる。この
アーリー効果によシトランジスタのｈＷＢがコレクター
ペース間電圧に応じて変化するため、カレン）ｆラー回
路の基準電流と出力電流とが一致しなくなるという現象
を生ずる。とのような現象による悪影響を除去する方法
としては種々の方法が考えられるが、回路構成が簡単で
あシかつ信頼性の高い方法を用いることが望ましい。
従来技術と問題点
第１図は、一般的なカレントミラー回路を示す。
同図の回路は、ベースおよびエミッタがそれぞれ共通接
続されたトランジスタＱ１およびＱ２等によって構成さ
れる。トランジスタＱ１のベースとコレクタとは互いに
接続され、例えば図示しない抵抗等を介して電源に接続
されている。トランジスタＱｌのコレクタは負荷回路に
接続されている。
続されたトランジスタＱ１およびＱ２等によって構成さ
れる。トランジスタＱ１のベースとコレクタとは互いに
接続され、例えば図示しない抵抗等を介して電源に接続
されている。トランジスタＱｌのコレクタは負荷回路に
接続されている。
そして第１図の回路においては、各トランジスタＱ１お
よびＱ３のペースーエミ、り間電圧が共に等しくなるか
らトランジスタＱｌのコレクタを流れる基準電流輸とト
ランジスタＱ２のコレクタを流れる出力電流１゜とけほ
ぼ等しくなる。
よびＱ３のペースーエミ、り間電圧が共に等しくなるか
らトランジスタＱｌのコレクタを流れる基準電流輸とト
ランジスタＱ２のコレクタを流れる出力電流１゜とけほ
ぼ等しくなる。
ととるが、トランジスタＱ１のコレクターゝ−ス間は短
絡されているためコレクターペース間電圧がＯがルトで
あるのに対して、トランジスタＱ！のコレクターペース
間電圧は負荷回路によって異なる。このため、トランジ
スタＱｌおよびＱ！として同じ大きさのトランジスタを
用いた場合にも、前述のアーリー効果によってこれらの
トランジスタＱ１およびＱ２のベース幅が異なシペース
電流ｌｂを無視して考えた場合、第２図に示すように、
基準電流１８と出力電流ｉ。とが点線のように等しくな
らず、実線で示すように出力電流１０が基準電流輸よシ
も例えば１０ないし２５９６程度大きくなる。
絡されているためコレクターペース間電圧がＯがルトで
あるのに対して、トランジスタＱ！のコレクターペース
間電圧は負荷回路によって異なる。このため、トランジ
スタＱｌおよびＱ！として同じ大きさのトランジスタを
用いた場合にも、前述のアーリー効果によってこれらの
トランジスタＱ１およびＱ２のベース幅が異なシペース
電流ｌｂを無視して考えた場合、第２図に示すように、
基準電流１８と出力電流ｉ。とが点線のように等しくな
らず、実線で示すように出力電流１０が基準電流輸よシ
も例えば１０ないし２５９６程度大きくなる。
上述のような基準電流ｌＲと出力電流１゜との差分を補
正するため、従来第３図（ａ）および（ｂ）に示すよう
に、各トランジスタのエミッタに抵抗を挿入する方法が
考えられている。第３図（＆）は、双方のトランジスタ
Ｑ１およびＱｓのエミッタにそれぞれ抵抗Ｒ１およびＲ
１を挿入し、これらの抵抗Ｒ１およびＲ１の大きさをＶ
＠整することにょシ各電流ｉ、およびＩ。の大きさを調
整して第４図に示すように電流ｉ。と１８との大きさを
一致させるものである。
正するため、従来第３図（ａ）および（ｂ）に示すよう
に、各トランジスタのエミッタに抵抗を挿入する方法が
考えられている。第３図（＆）は、双方のトランジスタ
Ｑ１およびＱｓのエミッタにそれぞれ抵抗Ｒ１およびＲ
１を挿入し、これらの抵抗Ｒ１およびＲ１の大きさをＶ
＠整することにょシ各電流ｉ、およびＩ。の大きさを調
整して第４図に示すように電流ｉ。と１８との大きさを
一致させるものである。
第３図（ｂ）ハ、）ランジスタＱ２の工ずツタにのみ微
少抵抗Ｒを挿入して第４図に示す特性を得るものである
。
少抵抗Ｒを挿入して第４図に示す特性を得るものである
。
第５図は、第１図のカレントミラー回路の集積回路装置
における具体的構造を示す。同図に示すように、トラン
ジスタＱ１はＮ型領域ｌをコレクタとし、Ｎ型領域ｌ上
に形成されたＰ型ウェル２をベースとし、かつＰ型ウェ
ル２上に形成されたＮ型領域３をエミ、りとしている。
における具体的構造を示す。同図に示すように、トラン
ジスタＱ１はＮ型領域ｌをコレクタとし、Ｎ型領域ｌ上
に形成されたＰ型ウェル２をベースとし、かつＰ型ウェ
ル２上に形成されたＮ型領域３をエミ、りとしている。
また、トランジスタＱｌは、Ｎ型領域４をコレクタとし
、Ｎ型領域４上に形成されたＰ型ウェル５をベースとし
、かつＰ型ウェル５上に形成されたＮ型領域６をエミッ
タとしている。参照番号７，８．９はそれぞレトランジ
スタＱ１のコレクタ、ベース、工ｚ２りのコンタクト部
であシ、また参照番号１０゜１１．１２はそれぞれトラ
ンジスタＱ！のコレン（３） り、ベース、エミッタのコンタクト部である。そして、
これらの各コンタクト部７，８．・・・、１２は斜線で
示されるアルミ配線によって適宜接続され第１図に示す
回路が構成されている。
、Ｎ型領域４上に形成されたＰ型ウェル５をベースとし
、かつＰ型ウェル５上に形成されたＮ型領域６をエミッ
タとしている。参照番号７，８．９はそれぞレトランジ
スタＱ１のコレクタ、ベース、工ｚ２りのコンタクト部
であシ、また参照番号１０゜１１．１２はそれぞれトラ
ンジスタＱ！のコレン（３） り、ベース、エミッタのコンタクト部である。そして、
これらの各コンタクト部７，８．・・・、１２は斜線で
示されるアルミ配線によって適宜接続され第１図に示す
回路が構成されている。
ところで上述の従来形のカレントミラー回路においては
、アーリー効果による電流誤差を補正するためのエミッ
タ抵抗は設けられていないか、あるいは設けられていて
も抵抗素子が用いられるか、あるいは外付けの抵抗素子
が用いられていた。
、アーリー効果による電流誤差を補正するためのエミッ
タ抵抗は設けられていないか、あるいは設けられていて
も抵抗素子が用いられるか、あるいは外付けの抵抗素子
が用いられていた。
そのため、従来形の集積回路装置においては、余分な抵
抗素子が必要とな多回路が複雑になると共に集積度が低
くなるという不都合があった。
抗素子が必要とな多回路が複雑になると共に集積度が低
くなるという不都合があった。
発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
カレントミラー回路を含む集積回路装置において、アル
ミ配線抵抗を用いてアーリー効果による電流変化分を調
整するという構想に基づき、特別な抵抗素子を用いるこ
となくカレントミラー回路の電流比を適切な値に設定す
ることを可能にし、回路構成を簡略化すると共に、集積
度を向上（４） させることにある。
カレントミラー回路を含む集積回路装置において、アル
ミ配線抵抗を用いてアーリー効果による電流変化分を調
整するという構想に基づき、特別な抵抗素子を用いるこ
となくカレントミラー回路の電流比を適切な値に設定す
ることを可能にし、回路構成を簡略化すると共に、集積
度を向上（４） させることにある。
発明の構成
そしてこの目的は、本発明によればベースが互に接続さ
れた基準電流用トランジスタと出力電流用トランジスタ
とを具備し、該基準電流用トランジスタに流れる電流と
該出力電流用トランジスタに流れる電流との比をこれら
の各トランジスタの一部または全部の工ぽ、夕に挿入し
た補正抵抗によ逆補正するとともに、該補正抵抗をアル
ミ配線を用いて構成したカレントミラー回路を含む集積
回路装置を提供することによって達成される。
れた基準電流用トランジスタと出力電流用トランジスタ
とを具備し、該基準電流用トランジスタに流れる電流と
該出力電流用トランジスタに流れる電流との比をこれら
の各トランジスタの一部または全部の工ぽ、夕に挿入し
た補正抵抗によ逆補正するとともに、該補正抵抗をアル
ミ配線を用いて構成したカレントミラー回路を含む集積
回路装置を提供することによって達成される。
発明の実施例
以下、図面によシ本発明の詳細な説明する。
第６図は本発明の１実施例に係わる集積回路装置内にお
けるカレントミラー回路の構造を示す。同図の構造にお
いては、第３図（ｂ）に示す回路においてアーリー効果
による基準電流ＩＢと出力電流ｌ。との誤差が補正され
ている。即ち、第６図に示すように、トランジスタＱｒ
およびＱｓの構造は第５図に示すものと同じであるが
、これらのトランジスタＱ１およびＱ２の二定ツタコン
タクト９および１２に接続されたアルミ配線部１６の形
状が異’ｌりている。即ち、トランジスタＱ！のエミッ
タコンタク）１２と該アルミ配線部１６との間に細長い
抵抗部分１７が形成されておシ、この抵抗部分１７がト
ランジスタＱ３のエミッタ抵抗Ｒとなってアーリー効果
による電流差を補正している。
けるカレントミラー回路の構造を示す。同図の構造にお
いては、第３図（ｂ）に示す回路においてアーリー効果
による基準電流ＩＢと出力電流ｌ。との誤差が補正され
ている。即ち、第６図に示すように、トランジスタＱｒ
およびＱｓの構造は第５図に示すものと同じであるが
、これらのトランジスタＱ１およびＱ２の二定ツタコン
タクト９および１２に接続されたアルミ配線部１６の形
状が異’ｌりている。即ち、トランジスタＱ！のエミッ
タコンタク）１２と該アルミ配線部１６との間に細長い
抵抗部分１７が形成されておシ、この抵抗部分１７がト
ランジスタＱ３のエミッタ抵抗Ｒとなってアーリー効果
による電流差を補正している。
第６図の装置において、エミッタ抵抗部の大きさが例え
ば数Ωであシ、アルミ配線の電気抵抗率を２．７５ Ｘ
１０”８Ω・ｍとすると、抵抗部分１７の形状は、例
えば幅１０ミクロン長さ数１００ミクロンの大きさとな
る。したがって、抵抗部分１７の形状はそれほど大きく
ならず、特別な抵抗素子を必要としないから、集積度を
低下させることはない。また、アルミの抵抗率はばらつ
きが少なく安定しているため正確な抵抗値を得ることが
できる。
ば数Ωであシ、アルミ配線の電気抵抗率を２．７５ Ｘ
１０”８Ω・ｍとすると、抵抗部分１７の形状は、例
えば幅１０ミクロン長さ数１００ミクロンの大きさとな
る。したがって、抵抗部分１７の形状はそれほど大きく
ならず、特別な抵抗素子を必要としないから、集積度を
低下させることはない。また、アルミの抵抗率はばらつ
きが少なく安定しているため正確な抵抗値を得ることが
できる。
次に、ベース電流ｌｂを無視した場合第６図の構造によ
って得られる補正効果をｆｌＸ５図の従来形の構造によ
って得られる特性と比較しながら説明する。
って得られる補正効果をｆｌＸ５図の従来形の構造によ
って得られる特性と比較しながら説明する。
第７図は、第５図の従来形の装置の基準電流ＩＢと出力
電流ｉ。との関係を示す。同図に示すように、第５図の
装置においては、トランジスタＱｓのコレクタ即ち出力
端の電圧Ｖ。がｖｌの場合は基準電流−と出力電流ｌ。
電流ｉ。との関係を示す。同図に示すように、第５図の
装置においては、トランジスタＱｓのコレクタ即ち出力
端の電圧Ｖ。がｖｌの場合は基準電流−と出力電流ｌ。
が等しくなるが、コレクタ電圧ｖ０が増加するに応じて
出力電流ｌ。が基準電流１１よシも多く力る傾向がある
。そして、特に、通常の使用電圧範囲では出力電流１０
と基準電流ＩＢとの誤差分が２０−程度生じている。
出力電流ｌ。が基準電流１１よシも多く力る傾向がある
。そして、特に、通常の使用電圧範囲では出力電流１０
と基準電流ＩＢとの誤差分が２０−程度生じている。
第８図は、第６図の装置においてエミッタ抵抗Ｒを挿入
した場合の出力電流ｉ。と基準電流−の関係を示す。第
８図から明らかなように、第６図の装置においては、ト
ランジスタＱ２のコレクタ電圧Ｖ。がＶｓないしｖ４の
場合に出力電流１０と基準電流１８とがはホ勢しくなっ
ておシ、カレントミラー回路の実際の使用状態における
電流誤差が極めて小力くまっている。
した場合の出力電流ｉ。と基準電流−の関係を示す。第
８図から明らかなように、第６図の装置においては、ト
ランジスタＱ２のコレクタ電圧Ｖ。がＶｓないしｖ４の
場合に出力電流１０と基準電流１８とがはホ勢しくなっ
ておシ、カレントミラー回路の実際の使用状態における
電流誤差が極めて小力くまっている。
なお、上述においては、カレントミラー回路の基準電流
と出力電流とをほぼ等しくなるように補正する場合につ
き説明したが、本発明はこれに限（７） らず基準電流と出力電流との比率を１以外の所定値に設
定する場合にも有効であることは明らかである。
と出力電流とをほぼ等しくなるように補正する場合につ
き説明したが、本発明はこれに限（７） らず基準電流と出力電流との比率を１以外の所定値に設
定する場合にも有効であることは明らかである。
発明の効果
このように、本発明によれば、カレントミラー回路の基
準電流と出力電流との比率をアルミ配線抵抗を利用して
調整するようにしたから、特別の抵抗素子を用いること
なく補正が可能であシ、回路構成を簡略化して信頼性の
向上および低価格化を図ることができると共に回路の集
積度を向上させることが可能になる。
準電流と出力電流との比率をアルミ配線抵抗を利用して
調整するようにしたから、特別の抵抗素子を用いること
なく補正が可能であシ、回路構成を簡略化して信頼性の
向上および低価格化を図ることができると共に回路の集
積度を向上させることが可能になる。
第１図は従来形のカレントミラー回路を示す電気回路図
、第２図は第１図の回路の特性を示すグラフ、第３図（
＆）および（ｂ）はカレントミラー回路における電流誤
差の補正方法を説明するための電気回路図、第４図は第
３図（ａ）および（ｂ）の回路の特性を示すグラフ、第
５図は第１図のカレントミラー回路の具体的構成を示す
平面図、第６図は本発明の１実施例に係わる集積回路装
置におけるカレン（８） トミラー回路の具体的構成を示す平面図、第７図は第５
図の装置の特性を示すグラフ、そして第８図は！６図の
装置の特性を示すグラフである。 Ｑｓ−Ｑ震・・・トランジスタ、Ｒ５Ｒ１＋Ｒ倉６°。 抵抗、１，４・・・Ｎ型領域、２．５・−Ｐ型ウェル、
３．６・・・Ｎ型領域、７１８，９．１０，１１゜１２
・・・コンタクト部、１６・・・アルミ配線部１１７・
・・抵抗部。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 １０
、第２図は第１図の回路の特性を示すグラフ、第３図（
＆）および（ｂ）はカレントミラー回路における電流誤
差の補正方法を説明するための電気回路図、第４図は第
３図（ａ）および（ｂ）の回路の特性を示すグラフ、第
５図は第１図のカレントミラー回路の具体的構成を示す
平面図、第６図は本発明の１実施例に係わる集積回路装
置におけるカレン（８） トミラー回路の具体的構成を示す平面図、第７図は第５
図の装置の特性を示すグラフ、そして第８図は！６図の
装置の特性を示すグラフである。 Ｑｓ−Ｑ震・・・トランジスタ、Ｒ５Ｒ１＋Ｒ倉６°。 抵抗、１，４・・・Ｎ型領域、２．５・−Ｐ型ウェル、
３．６・・・Ｎ型領域、７１８，９．１０，１１゜１２
・・・コンタクト部、１６・・・アルミ配線部１１７・
・・抵抗部。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図 １０
Claims (1)
- ベースが互に接続された基準電流用トランジスタと出力
電流用トランジスタとを具備し、該基準電流用トランジ
スタに流れる電流と該出力電流用トランジスタに流れる
電流との比をこれらの各トランジスタの一部または全部
のエミッタに挿入した補正抵抗によシ補正するとともに
、該補正抵抗をアルミ配線を用いて構成したカレントミ
ラー回路を含む集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180470A JPS6074572A (ja) | 1983-09-30 | 1983-09-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180470A JPS6074572A (ja) | 1983-09-30 | 1983-09-30 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074572A true JPS6074572A (ja) | 1985-04-26 |
Family
ID=16083776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180470A Pending JPS6074572A (ja) | 1983-09-30 | 1983-09-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289341A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153363A (en) * | 1976-06-15 | 1977-12-20 | Matsushita Electric Ind Co Ltd | Integrated circuit |
| JPS5433831U (ja) * | 1977-08-08 | 1979-03-06 | ||
| JPS5671963A (en) * | 1979-11-19 | 1981-06-15 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-09-30 JP JP58180470A patent/JPS6074572A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52153363A (en) * | 1976-06-15 | 1977-12-20 | Matsushita Electric Ind Co Ltd | Integrated circuit |
| JPS5433831U (ja) * | 1977-08-08 | 1979-03-06 | ||
| JPS5671963A (en) * | 1979-11-19 | 1981-06-15 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0289341A (ja) * | 1988-09-27 | 1990-03-29 | Matsushita Electron Corp | 半導体集積回路 |
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