JPS6074085A - イメ−ジメモリ制御方法 - Google Patents
イメ−ジメモリ制御方法Info
- Publication number
- JPS6074085A JPS6074085A JP58181906A JP18190683A JPS6074085A JP S6074085 A JPS6074085 A JP S6074085A JP 58181906 A JP58181906 A JP 58181906A JP 18190683 A JP18190683 A JP 18190683A JP S6074085 A JPS6074085 A JP S6074085A
- Authority
- JP
- Japan
- Prior art keywords
- address
- image
- cell
- data
- image data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Input (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は、イメージメモリ制御方法に係り、特に、イメ
ージ媒体を走査することにより順次前られるイメージデ
ータをイメージメモリに格納する際におけるイメージメ
モリ制御方法に関する。
ージ媒体を走査することにより順次前られるイメージデ
ータをイメージメモリに格納する際におけるイメージメ
モリ制御方法に関する。
（２） 技術の背狽
一般に、図形や文字を印刷した印刷物等のイメージ媒体
をイメージセンサ等で走査すると、イメージ媒体に対応
づるマツプ上にドツト単位のイメージデータが得られ、
このイメージデータは、イメージ媒体の情報を任意のタ
イミングで再現したいという要請から、通常イメージメ
モリ内に読出し可能に格納される。この場合において、
上記イメージデータは、イメージメ１りのＭ４造に基づ
き上記マツプ上において矩形領域で区画したセル単位毎
にイメージメモリに格納されるようになっている。
をイメージセンサ等で走査すると、イメージ媒体に対応
づるマツプ上にドツト単位のイメージデータが得られ、
このイメージデータは、イメージ媒体の情報を任意のタ
イミングで再現したいという要請から、通常イメージメ
モリ内に読出し可能に格納される。この場合において、
上記イメージデータは、イメージメ１りのＭ４造に基づ
き上記マツプ上において矩形領域で区画したセル単位毎
にイメージメモリに格納されるようになっている。
り３）従来技術とその問題点
上述したイメージデータをイメージメモリに格納する際
における従来のイメージメモリ１ｌｉ１７１２１１方法
としては、例えば、ｖ６１図に示１′ように、今、イメ
ージデータマツプＭが３２ドツ１〜ｘ３２ドツトのセル
Ｃ単位で５×５セルＣ６Ｍ成のものであるとすると、各
セルＣｕ乃至Ｃ５５に対応してイメージメモリ４のイメ
ージデータ格納場所（以下格納セルにという）（アドレ
ス１乃至２５）を予めυｊり付け、データ転送部１から
順次転送されてくる各ヒルＣｎ乃至Ｃｓｓのイメージデ
ータ（３２ｘ３２のビット列）を上記対応するイメージ
メモリ４の格納ヒルＫに格納するようにしたものがある
。
における従来のイメージメモリ１ｌｉ１７１２１１方法
としては、例えば、ｖ６１図に示１′ように、今、イメ
ージデータマツプＭが３２ドツ１〜ｘ３２ドツトのセル
Ｃ単位で５×５セルＣ６Ｍ成のものであるとすると、各
セルＣｕ乃至Ｃ５５に対応してイメージメモリ４のイメ
ージデータ格納場所（以下格納セルにという）（アドレ
ス１乃至２５）を予めυｊり付け、データ転送部１から
順次転送されてくる各ヒルＣｎ乃至Ｃｓｓのイメージデ
ータ（３２ｘ３２のビット列）を上記対応するイメージ
メモリ４の格納ヒルＫに格納するようにしたものがある
。
どころか、一般的に、印刷物等のイメージ媒体は、多く
の白紙領域（図形や文字が印刷されていない領域）を有
していることから、上記イメージデータは通常多くの゛
０″データ（空セル）を含Ｉυでおり、空白部分のデー
タ（以下” ｏ ”データと言う）となる夫々のイメー
ジデータをイメージメモリ４の各格納セルにへ個々的に
格納するということはメモリ容量が不必要に大きくなっ
てしまう。
の白紙領域（図形や文字が印刷されていない領域）を有
していることから、上記イメージデータは通常多くの゛
０″データ（空セル）を含Ｉυでおり、空白部分のデー
タ（以下” ｏ ”データと言う）となる夫々のイメー
ジデータをイメージメモリ４の各格納セルにへ個々的に
格納するということはメモリ容量が不必要に大きくなっ
てしまう。
このため、従来にあっては、第１図に示すように、デー
タ転送部１から転送されてくるイメージデータの各ビッ
トの論理和が“１″であるか否かを゛１″検比検出２に
よって判定リ−ると共に、もし′１″であるならば、各
セルＣに対応した１ピツトのフラグを持つフラグメモリ
３の当該セル対応のフラグを′１″にセラ１〜しておぎ
、次いで、フラグメモリ３の内容を検査することにより
フラグ゛０′″に対応づるイメージメモリ４の格納セル
Ｋ（”Ｏ”データを格納）納する格納セルＫａ、に１２
・・・Ｋ＋９を、所定位置まで移動させると共に、１１
０ ＋１データのイメージデータを特定の格納セルにへ
格納するにうにしている。
タ転送部１から転送されてくるイメージデータの各ビッ
トの論理和が“１″であるか否かを゛１″検比検出２に
よって判定リ−ると共に、もし′１″であるならば、各
セルＣに対応した１ピツトのフラグを持つフラグメモリ
３の当該セル対応のフラグを′１″にセラ１〜しておぎ
、次いで、フラグメモリ３の内容を検査することにより
フラグ゛０′″に対応づるイメージメモリ４の格納セル
Ｋ（”Ｏ”データを格納）納する格納セルＫａ、に１２
・・・Ｋ＋９を、所定位置まで移動させると共に、１１
０ ＋１データのイメージデータを特定の格納セルにへ
格納するにうにしている。
然しながら、このような従来のイメージメモリ制御方法
にあっては、イメージメＬす４の使用容量を低減さゼる
ために、“Ｏ′″データのイメージデータに対応する格
納セルＫを後に解放するようになっているが、事前にイ
メージデータの各セルＣに対応してイメージメモリ４の
格納セルＫを−Ｈｖｊり付けるようにしているので、本
来不要となる゛Ｏ″データのイメージデータに対するメ
モリ容量が必要不可欠となり、その分、イメージメモリ
４を有効に利用できないという不具合が生ずる。また、
イメージデータ格納１ｔ、′Ｉには、イメージデータの
全セルに対応して格納セルにの割付けを行ない、しかも
上記格納セルＫを解放させるという処理が必要になるこ
とから、必然的にイメージデータの格納処理時間が嵩む
という不具合も生ずる。
にあっては、イメージメＬす４の使用容量を低減さゼる
ために、“Ｏ′″データのイメージデータに対応する格
納セルＫを後に解放するようになっているが、事前にイ
メージデータの各セルＣに対応してイメージメモリ４の
格納セルＫを−Ｈｖｊり付けるようにしているので、本
来不要となる゛Ｏ″データのイメージデータに対するメ
モリ容量が必要不可欠となり、その分、イメージメモリ
４を有効に利用できないという不具合が生ずる。また、
イメージデータ格納１ｔ、′Ｉには、イメージデータの
全セルに対応して格納セルにの割付けを行ない、しかも
上記格納セルＫを解放させるという処理が必要になるこ
とから、必然的にイメージデータの格納処理時間が嵩む
という不具合も生ずる。
（４） 発明の目的
本発明は以上の観点に立って為されたものであって、そ
の目的とするところは、イメージメモリの使用効率を高
めると共に、イメージデータ格納時における処理の短縮
化を図るようにしたイメージメモリ制御方法を提供する
ことにある。
の目的とするところは、イメージメモリの使用効率を高
めると共に、イメージデータ格納時における処理の短縮
化を図るようにしたイメージメモリ制御方法を提供する
ことにある。
（５） 発明の構成
そして、本発明の基本的構成は、イメージ奴体を走査す
ることにより順次ｒｌられるドラ１〜単位のイメージデ
ータを、矩形領域で区画したセル単位毎にイメージメモ
リへ格納するに際し、ＩＩ ＯＩ＋データであるイメー
ジデータに対してはイメージメモリに共通の格納場所を
予め割り付けておく一方、夫々のイメージデータが非“
°Ｏ″データであるか否かを検出し、非” ｏ ”デー
タであるイメージデータに対してのみイメージメモリに
Ｊ５ける格納場所をぞの都度割り付けるようにしたもの
である。
ることにより順次ｒｌられるドラ１〜単位のイメージデ
ータを、矩形領域で区画したセル単位毎にイメージメモ
リへ格納するに際し、ＩＩ ＯＩ＋データであるイメー
ジデータに対してはイメージメモリに共通の格納場所を
予め割り付けておく一方、夫々のイメージデータが非“
°Ｏ″データであるか否かを検出し、非” ｏ ”デー
タであるイメージデータに対してのみイメージメモリに
Ｊ５ける格納場所をぞの都度割り付けるようにしたもの
である。
（６）発明の実施例
以下、添付図面に示す実施例に基づいて本発明の詳細な
説明する。
説明する。
第２図は本発明に係るイメージメモリ制御方法を実施す
るための装置の一例を示すブロック図である。
るための装置の一例を示すブロック図である。
図において、１０はシステム全体の制御を行なうＣＰｔ
Ｊ、１１は圧縮されて転送されてくるセル単位のイメー
ジデータをｃｐｕｉｏから起動がかけられる毎に伸長す
る伸長回路、１２は伸長回路１１からのセル単位のイメ
ージデータをイメージメモリ４内に転送するデータ転送
部である。１３はデータ転送部１２から送出されるイメ
ージデータの各ビットの論理和が“１″であるときにＣ
Ｉ）ｔＪｌｏに対して割込み信号を出力する非ゼロ検出
回路であり、イメージデータのマツプ（以下イメージマ
ツプという）Ｍ内の各セル（Ｃｎ・・・Ｃ５５）に非゛
０″データが存在するか否かを検出するものである。１
４はデータ転送りＢｉ２からのイメージデータがイメー
ジマツプＭ上どこに位−ラメモリ４内にお（プる空白格
納セルのアドレスをセットする未υＪ付セルアドレスレ
ジスタであり、ＣＰＬｌｌｏからの指令にＪ：り順次更
新する部分と常時一定のアドレスを示す部分とを有する
。
Ｊ、１１は圧縮されて転送されてくるセル単位のイメー
ジデータをｃｐｕｉｏから起動がかけられる毎に伸長す
る伸長回路、１２は伸長回路１１からのセル単位のイメ
ージデータをイメージメモリ４内に転送するデータ転送
部である。１３はデータ転送部１２から送出されるイメ
ージデータの各ビットの論理和が“１″であるときにＣ
Ｉ）ｔＪｌｏに対して割込み信号を出力する非ゼロ検出
回路であり、イメージデータのマツプ（以下イメージマ
ツプという）Ｍ内の各セル（Ｃｎ・・・Ｃ５５）に非゛
０″データが存在するか否かを検出するものである。１
４はデータ転送りＢｉ２からのイメージデータがイメー
ジマツプＭ上どこに位−ラメモリ４内にお（プる空白格
納セルのアドレスをセットする未υＪ付セルアドレスレ
ジスタであり、ＣＰＬｌｌｏからの指令にＪ：り順次更
新する部分と常時一定のアドレスを示す部分とを有する
。
また、１Ｇは格納仮想アドレスレジスタ１４に格納され
たアドレスをイメージメモリ４内の実アドレスに変更す
るためのアドレス変換デープルで、イメージマツプＭ上
の各ヒルＣに対応する例えば第３図に示ずようなエント
リ単位で構成されている。これは、非ゼロ検出回路１３
がらの信号割込み時にＣＰ Ｕ １０からの指令によっ
て、ＩＩ Ｏ１１状態（以下未割付という）から” １
”状態（以下改削（＝ｌという）となる１ピッｌ〜フ
ラグ１：と、初期において予め空状態に設定されイメー
ジメモリ４内の格納セルアドレスをセラ１へずレスをイ
メージメモリ４内の実アドレスに変換するアドレス変換
回路であり、これは、例えば第４図に示ずように、格納
仮想アドレ嗜咽πより示されるセルに対応するアドレス
変換テーブル１５内の格納セルアドレスを未割付セルア
ドレスレジスタ１６内の空白格納セルアドレスに変換す
゛るアドレス変換部１７ａと、アドレス変換テーブル１
５の各エン１−りにおけるフラグ１：を判定づる割付判
定部１７ｂと、割（＝１判定８１０７ｂからの判定結果
に基づいて、フラグＦが′Ｏ″の場合には未割付セルア
ドレスレジスタ１６内の一定アドレスによってアドレス
を作成し、上記フラグ１−が１″の場合にはアドレス変
換テーブル１５内の各エントリにセットされた格納セル
アドレスによってアドレスを作成するアドレス作成部１
７ｃとから成る。
たアドレスをイメージメモリ４内の実アドレスに変更す
るためのアドレス変換デープルで、イメージマツプＭ上
の各ヒルＣに対応する例えば第３図に示ずようなエント
リ単位で構成されている。これは、非ゼロ検出回路１３
がらの信号割込み時にＣＰ Ｕ １０からの指令によっ
て、ＩＩ Ｏ１１状態（以下未割付という）から” １
”状態（以下改削（＝ｌという）となる１ピッｌ〜フ
ラグ１：と、初期において予め空状態に設定されイメー
ジメモリ４内の格納セルアドレスをセラ１へずレスをイ
メージメモリ４内の実アドレスに変換するアドレス変換
回路であり、これは、例えば第４図に示ずように、格納
仮想アドレ嗜咽πより示されるセルに対応するアドレス
変換テーブル１５内の格納セルアドレスを未割付セルア
ドレスレジスタ１６内の空白格納セルアドレスに変換す
゛るアドレス変換部１７ａと、アドレス変換テーブル１
５の各エン１−りにおけるフラグ１：を判定づる割付判
定部１７ｂと、割（＝１判定８１０７ｂからの判定結果
に基づいて、フラグＦが′Ｏ″の場合には未割付セルア
ドレスレジスタ１６内の一定アドレスによってアドレス
を作成し、上記フラグ１−が１″の場合にはアドレス変
換テーブル１５内の各エントリにセットされた格納セル
アドレスによってアドレスを作成するアドレス作成部１
７ｃとから成る。
次に本装置の作動を説明する。
先ず、イメージデータの基本的な流れは、Ｃｐ ｕ ｉ
ｏから起動により伸長回路１１からはレル単位毎のイメ
ージデータがデータ転送部１２へ送られ、このデータ転
送部１２を介してイメージメモリ４内に格納されるとい
うものである。
ｏから起動により伸長回路１１からはレル単位毎のイメ
ージデータがデータ転送部１２へ送られ、このデータ転
送部１２を介してイメージメモリ４内に格納されるとい
うものである。
上記過程において、例えばイメージマツプＭに対応した
仮想アドレスがセットされる一方、非ピロ検出回路１３
はセルＧ １１が”０”（空白セル）であることから割
込み信号を出力せず、アドレス変換テーブル１５内にお
けるヒルＯｎに対応したエントリのフラグＦは゛○″状
態を保持゛りる。そして、アドレス変換回路１７は、上
記エン１〜りのフラグＦから未開（ｄと判定し、格納仮
ドレス１６内の一定アドレスに変換してデータ転送部１
２に知らせる。これにより、このセルＣ＋＋のイメージ
データ（“０″データ）は上記一定アドレスに対応する
イメージメモリ４内の格納セルＫに格納される。以後、
各セルＣ内のイメージデータが゛０″である場合には、
上記と同様に、未割付セルアドレスレジスタ１６内の一
定アドレスで指定されるイメージメモリ４内の格納セル
Ｋに当該イメージデータが格納される。
仮想アドレスがセットされる一方、非ピロ検出回路１３
はセルＧ １１が”０”（空白セル）であることから割
込み信号を出力せず、アドレス変換テーブル１５内にお
けるヒルＯｎに対応したエントリのフラグＦは゛○″状
態を保持゛りる。そして、アドレス変換回路１７は、上
記エン１〜りのフラグＦから未開（ｄと判定し、格納仮
ドレス１６内の一定アドレスに変換してデータ転送部１
２に知らせる。これにより、このセルＣ＋＋のイメージ
データ（“０″データ）は上記一定アドレスに対応する
イメージメモリ４内の格納セルＫに格納される。以後、
各セルＣ内のイメージデータが゛０″である場合には、
上記と同様に、未割付セルアドレスレジスタ１６内の一
定アドレスで指定されるイメージメモリ４内の格納セル
Ｋに当該イメージデータが格納される。
逆に、セルＣ内のイメージデータが非ＩＩ ＯＩ＋デー
タ、即ち０′°でない場合、例えばイメー仮想アドレス
がレットされる一方、非ゼロ検出回路１３がＣＰＵ１’
Ｏに対して割込み信号を出力し、ｃ ｐ ｕ ｉｏから
の指令に塁づぎアドレス変換テーブル１５内にＪ５ける
セルＣ２３に対応したレットりのフラグＩ：は゛１″状
態になる。このとき、アドレス変換回路１７は、当該レ
ットりの格納セルアドレスを未割付はルアドレスレジス
タ１Ｇ内の空白セルアドレス（アドレスＡ＋）に変換す
ると共に、当該フラグＦから改削付と判定し、格納仮想
アドレｍの仮想アドレスを上記アドレスＡ１に変換して
データ転送部１２に知らせる。
タ、即ち０′°でない場合、例えばイメー仮想アドレス
がレットされる一方、非ゼロ検出回路１３がＣＰＵ１’
Ｏに対して割込み信号を出力し、ｃ ｐ ｕ ｉｏから
の指令に塁づぎアドレス変換テーブル１５内にＪ５ける
セルＣ２３に対応したレットりのフラグＩ：は゛１″状
態になる。このとき、アドレス変換回路１７は、当該レ
ットりの格納セルアドレスを未割付はルアドレスレジス
タ１Ｇ内の空白セルアドレス（アドレスＡ＋）に変換す
ると共に、当該フラグＦから改削付と判定し、格納仮想
アドレｍの仮想アドレスを上記アドレスＡ１に変換して
データ転送部１２に知らせる。
これにより、セルＣ２３のイメージデータは上記アドレ
スＡ１に対応するイメージメモリ４の格納セルＫに格納
される。尚、この過程で、エントリの格納セルアドレス
を未割付セルアドレスレジスタ１６内の空白セルアドレ
ス（アドレスＡ＋）に変換した後、未割付セルアドレス
レジスタ１６の内容は次の空白セルアドレス（アドレス
Ａ２）に更新される。以後、各セルＣ内のイメージデー
タがＯ″でない場合には、アドレス変換テーブル１５に
おけるセル対応の格納セルアドレスは、未割付セルアド
レスレジスタ１６の更新によりその都度新たなものに設
定されることから、当該イメージデータは、アドレス変
換テーブル１５内の上記格納セルアドレスに対応するイ
メージメモリ４内の格納セルＫに順次格納される。
スＡ１に対応するイメージメモリ４の格納セルＫに格納
される。尚、この過程で、エントリの格納セルアドレス
を未割付セルアドレスレジスタ１６内の空白セルアドレ
ス（アドレスＡ＋）に変換した後、未割付セルアドレス
レジスタ１６の内容は次の空白セルアドレス（アドレス
Ａ２）に更新される。以後、各セルＣ内のイメージデー
タがＯ″でない場合には、アドレス変換テーブル１５に
おけるセル対応の格納セルアドレスは、未割付セルアド
レスレジスタ１６の更新によりその都度新たなものに設
定されることから、当該イメージデータは、アドレス変
換テーブル１５内の上記格納セルアドレスに対応するイ
メージメモリ４内の格納セルＫに順次格納される。
上記のように、本実施例によれば、イメージマツプＭ上
の゛０″データとなる各セルＣのイメージデータは未割
付セルアドレスレジスタ１６内の一定アドレスによって
予め割り付（プられたイメージメモリ４内の共通格納ヒ
ルに格納される一方 ＩＩ Ｑ ＩＩデータでない各セ
ルＣのイメージデータ、例えばイメージマツプＭＪ二の
１？／しＣ２３１Ｃ３２１Ｃ３３Ｉ Ｃ３４１０４２１
０４４のイメージデータは、その都度割り付けられたイ
メージメモリ４内のアドレスＡ＋乃至八〇で指定される
各格納セルＫに格納されることになる。
の゛０″データとなる各セルＣのイメージデータは未割
付セルアドレスレジスタ１６内の一定アドレスによって
予め割り付（プられたイメージメモリ４内の共通格納ヒ
ルに格納される一方 ＩＩ Ｑ ＩＩデータでない各セ
ルＣのイメージデータ、例えばイメージマツプＭＪ二の
１？／しＣ２３１Ｃ３２１Ｃ３３Ｉ Ｃ３４１０４２１
０４４のイメージデータは、その都度割り付けられたイ
メージメモリ４内のアドレスＡ＋乃至八〇で指定される
各格納セルＫに格納されることになる。
（７）発明の効果
以上び２明してきたように、本発明に係るイメージメモ
リ制御方法によれは、″０′″データであるイメージデ
ータに対してはイメージメモリに共通の格納場所を予め
ｖｊす（ｑけてＪ３き、非” ｏ ”データであるイメ
ージデータに対してのみイメージメモリにａハノる格納
場所を個々的に割り付けるようにしたので、本来不要で
ある″゛Ｏ″Ｏ″データージデータに対する割り付けを
個々的に行なう必要がなくなり、その分、イメージメモ
リの使用効率を向上させることができると共に、イメー
ジデータ格納に伴う処理１１４問を知縮することができ
る。
リ制御方法によれは、″０′″データであるイメージデ
ータに対してはイメージメモリに共通の格納場所を予め
ｖｊす（ｑけてＪ３き、非” ｏ ”データであるイメ
ージデータに対してのみイメージメモリにａハノる格納
場所を個々的に割り付けるようにしたので、本来不要で
ある″゛Ｏ″Ｏ″データージデータに対する割り付けを
個々的に行なう必要がなくなり、その分、イメージメモ
リの使用効率を向上させることができると共に、イメー
ジデータ格納に伴う処理１１４問を知縮することができ
る。
第１図は従来におけるイメージメモリ制御方法を実施す
るための装置の一例を示すブロック図、第２図は本発明
に係るイメージメモリ制御方法を実施するだめの装置の
一実施例を示すブロック図、第３図はアドレス変換テー
ブルの具体例を示す説明図、第４図はアドレス変換回路
の具体例を示り゛説明図である。 ４・・・イメージメモリ １０・・・ＣＰＵ ’ １１・・・伸長回路１２・・・
データ転送部 １３非ピロ検出回路１４・・・格納仮想
アドレスレジ゛スフ１５・・・アドレス変換テーブル １６・・・未割付はルアドレスレジスタ１７・・・アド
レス変換回路
るための装置の一例を示すブロック図、第２図は本発明
に係るイメージメモリ制御方法を実施するだめの装置の
一実施例を示すブロック図、第３図はアドレス変換テー
ブルの具体例を示す説明図、第４図はアドレス変換回路
の具体例を示り゛説明図である。 ４・・・イメージメモリ １０・・・ＣＰＵ ’ １１・・・伸長回路１２・・・
データ転送部 １３非ピロ検出回路１４・・・格納仮想
アドレスレジ゛スフ１５・・・アドレス変換テーブル １６・・・未割付はルアドレスレジスタ１７・・・アド
レス変換回路
Claims (1)
- 【特許請求の範囲】 イメージ媒体を走査することにより順次前られるドツト
単位のイメージデータを、矩形領域。 で区画し７ｊ ｔル単位毎にイメージメモリへ格納する
に際し、空白部分のデータであるイメージデータに対し
てはイメージメモリに共通の格納場所を予め割り付けて
おく一方、夫々のイメージデータが空白部分のデータで
あるか否かを検出し、画像が存在する部分のデータであ
るイメージデータに対してのみイメージメモリにおける
格納場所をその都度割り付けるようにしたことを特徴と
するイメージメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181906A JPS6074085A (ja) | 1983-09-30 | 1983-09-30 | イメ−ジメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181906A JPS6074085A (ja) | 1983-09-30 | 1983-09-30 | イメ−ジメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074085A true JPS6074085A (ja) | 1985-04-26 |
Family
ID=16108953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181906A Pending JPS6074085A (ja) | 1983-09-30 | 1983-09-30 | イメ−ジメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074085A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310228A2 (en) * | 1987-07-31 | 1989-04-05 | QMS, Inc. | Page printing system using a virtual memory |
| EP0338416A2 (en) * | 1988-04-20 | 1989-10-25 | International Business Machines Corporation | Virtual display adapter |
| US4942541A (en) * | 1988-01-22 | 1990-07-17 | Oms, Inc. | Patchification system |
| US5237645A (en) * | 1988-03-09 | 1993-08-17 | Oki America Industry Co., Ltd. | Printing apparatus |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51116844U (ja) * | 1975-03-18 | 1976-09-22 | ||
| JPS51114226A (en) * | 1975-03-06 | 1976-10-07 | Lantai Kalman | Increasing method for yield of tuberous plant and its device |
| JPS568432Y2 (ja) * | 1978-02-03 | 1981-02-24 |
-
1983
- 1983-09-30 JP JP58181906A patent/JPS6074085A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51114226A (en) * | 1975-03-06 | 1976-10-07 | Lantai Kalman | Increasing method for yield of tuberous plant and its device |
| JPS51116844U (ja) * | 1975-03-18 | 1976-09-22 | ||
| JPS568432Y2 (ja) * | 1978-02-03 | 1981-02-24 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0310228A2 (en) * | 1987-07-31 | 1989-04-05 | QMS, Inc. | Page printing system using a virtual memory |
| US4942541A (en) * | 1988-01-22 | 1990-07-17 | Oms, Inc. | Patchification system |
| US5237645A (en) * | 1988-03-09 | 1993-08-17 | Oki America Industry Co., Ltd. | Printing apparatus |
| EP0338416A2 (en) * | 1988-04-20 | 1989-10-25 | International Business Machines Corporation | Virtual display adapter |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1168152B1 (en) | Printer control system with copier type document handling | |
| JPS5872240A (ja) | テキスト処理システム | |
| JP2774862B2 (ja) | Ｄｍａ制御装置および情報処理装置 | |
| JPH0263763A (ja) | 出力方法及びその装置 | |
| JPS6074085A (ja) | イメ−ジメモリ制御方法 | |
| EP0458569B1 (en) | Method and apparatus for generating character patterns in an output memory | |
| JP3116354B2 (ja) | プリンタデータ管理方式 | |
| JP3458501B2 (ja) | 符号化装置 | |
| JPS5829043A (ja) | プリンタ制御方法 | |
| JPH0427571B2 (ja) | ||
| JPS63184601A (ja) | 情報処理装置 | |
| JPH091875A (ja) | 画像出力装置 | |
| JPH0754544B2 (ja) | イメ−ジメモリのアクセス回路 | |
| KR100220809B1 (ko) | 레이저 프린터의 페이지 문서 확대/축소 방법 | |
| JPH0761063A (ja) | プリンタ装置 | |
| JPH0292652A (ja) | プリンタコントローラ | |
| JPH05143438A (ja) | 拡張メモリ管理方式 | |
| JPS6259808B2 (ja) | ||
| JPH0255161A (ja) | 情報出力装置 | |
| JPH03164850A (ja) | ダイレクトメモリアクセス装置 | |
| JPS62115525A (ja) | 情報処理装置 | |
| JPH07244727A (ja) | 画像処理装置 | |
| JPH03114857A (ja) | プリンタデータ管理方式 | |
| JPS61149362A (ja) | デ−タ制御装置 | |
| JPH02224191A (ja) | 画像出力装置 |