JPS6074002A - シ−ケンスコントロ−ラ - Google Patents

シ−ケンスコントロ−ラ

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Publication number
JPS6074002A
JPS6074002A JP18220583A JP18220583A JPS6074002A JP S6074002 A JPS6074002 A JP S6074002A JP 18220583 A JP18220583 A JP 18220583A JP 18220583 A JP18220583 A JP 18220583A JP S6074002 A JPS6074002 A JP S6074002A
Authority
JP
Japan
Prior art keywords
interrupt
interruption
sequence
microprocessor
processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18220583A
Other languages
English (en)
Inventor
Yoshiyuki Furusawa
古沢 美行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP18220583A priority Critical patent/JPS6074002A/ja
Publication of JPS6074002A publication Critical patent/JPS6074002A/ja
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05BCONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00Programme-control systems
    • G05B19/02Programme-control systems electric
    • G05B19/04Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/042Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、プロセスからの割込み要求に応じた割込処
理をするマイクロプロセッサを具備したシーケンスコン
トローラに関するものである。
〔従来技術〕
一般に、マイクロプロセッサを備えたノーケンスコ〉′
トローラにおいては、前記マイクロプロセッサを作動さ
せるためのプログラムが必要である。
このようなシーケンスコントローラのプログラムは大別
すると、([)専用のプログラム言語を用いるもの、(
2)フローチャート’<用いるもの、(3)リレーラダ
ー回路を用いるものがある。
上述のプログラムのうち、13)のりシーラダー1q路
を用いたものが最も一般的であるが、単純な論理の組合
せしかプログラムできず、シーケンス制御でも複雑、高
機能な分野に属する割込み処理を行うことができないと
いう人魚がらった。
〔発明の概要〕
この発明は、上述の入点に着目してなされたもので、プ
ロセスからの割込み要求に応じた割込み制f卸を行うマ
イクロプロセッサを有するシーケンスコントローラに、
前記割込み要求に相対応する割込み動作を選択する手段
と、選択された割込み動作の許可、不許可を決定する手
段と全備え、/−ケンスの条件に応じ、複雑で高機能な
割込み処理全容易にできるようにしたシーケンスコント
ローラ全提供するものである。
〔発明の実施例] 以下、この発明の一実施例を第1図および第2図に基づ
いて説明する。
第1図は、シーケンスの実行中に発生した割込み動作の
説明図である。
同図(a)は、プロセスからの割込みAの発生を示す。
同図fb)はこの発明のシーケンスコントローラ1の概
略図で、2はプロセスからの割込み要求に応じ九割込み
制御をするマイクロプロセッサ、3は前記割込み要求に
相対応する割込み動作全選択する手段としての選択回路
、4は割込み動作を行うためにプログラムされたりレー
ラダー回路である。
第1図fc)は前記リレーラダー回路4の詳細図で、5
は前記リレーラダー回路4の一部を構成する部分で、プ
ロセスからの割込み要求に相対応して選択され、一つの
まと中っだ割込み動作をする割込み回路、6は同じ一つ
のまとまった別の割込み回路、7は前記割込み回路5の
先頭に位置し、前述の選択回路3により選択された割込
み動作の許可、不許可を決定する手段としての接点で、
オンであれば許可、オフであれば不許可となる。8はM
iJ記接点接点7対応するコイル、9は割込み動作終了
後にもとのシークンス制のにもどすためのリターン命令
用コイル、10は前記割込み回路6の先頭に位置し、上
述と同様の割込み動作の許EJ、不許可を決定する手段
としての接点で、オ/であれば許可、オフであれば不許
可となる。11は前記接点10に対して直列に接続され
たコイル、12は前述とP1様の割込み動作終了後にシ
ーケンスをもとに復帰させるためのリターン命令用コイ
ルである。
上記のように構成された割込みプログラムとして使用さ
れるリレーラダー回路4は、割込みのr「可、不許可を
選択する接点7.10と、前記割込みプログラムが何番
の割込み入力信号に対応するかを示す番号で示すことが
できるコイル8,11と、前記割込みプログラムの終r
を意味するリターン命令を発するリターン命令コイル9
.12とを備えているので、以下に述べるように割込み
動作を実行させることができる。
始めに、割込み動作を電源投入時よりまとめて述べる。
電源投入時、及びシーケンス処理実行開始時に、マイク
ロプロセッサ2は、リレーラダー回路4で示される割込
みプログラムより、前述の割込みAを示す入力信号に対
応して割込みのための内部ジャンプテーブルを作成する
そして、/−ケンス処理実行中に、割込みが発生すると
、マイクロプロセッサ2によりその割込みの発生が確認
される1、このとき、後述する割込みプログラムの許可
、不許可を選択するための接点情報があれば、マイクロ
プロセッサ2fl、先に作成した内部ジャ/ブチ−プル
を参照し、Ail記割込みAに該当する割込みプログラ
ム全起動し、リレーラダー回路4で示される割込み処t
i−を行う。
その割込み処理が終了すると、もとのシーケンス制御に
もどることとなる。また、もし割込み処理の許可、不許
可を決定する接点情報が存在しなければ、すなわち割込
みが不成立であると、割込み処理されずにもとのシーケ
ンス制御にもどる。
次に、上記の割込み動作を、第2図に示す割込み処理の
ためのフローチャートに基づいて述べる。
先ず、シーケンス制御がスタートされるとシーケンス制
御が実行され(ステップS1)、途中でプロセスからの
割込み要求が発生すれば(ステップS2)、その割込み
要求に相対応し、例えば、第1図iclの割込み回路5
で示される割込み動作が選択される。このとき、シーケ
ンス制御の条件により接点情報が成立し、割込み回路5
の接点7が閉じられると、割込みが許可され(ステップ
S3)、割込み処理動作(ステップS4)が開始される
。そして、割込み動作が終rすると(ステップS5)、
リターン命令用コイル9により、もとのシーケンス制御
の動作に復帰される。一方、前記ステップS。
において、接点情報がないと、上述したように、プロセ
スからの割込みが不許可となり、割込み動作がなされず
にリターンされ、もとのシーケンス制御が継続して実行
される。
〔発明の効果〕
以上説明したように、との発明によれば、ブロセスから
の割込写要求に応じた割込み制御をするマイクロプロセ
ッサを具備したりレーラダー回路図方式のシーケンスコ
ントローラに、前記割込み要求に対応した割込み動作を
選択する手段と、選択された割込み動作の許可、下杵0
Jtl−決定する手段と全備えることによって、割込み
動作の許可、不許可の決定ができ、シーケンス制御でも
複雑、高機能な分野に属する割込み処理を容易に行うこ
とができるという顕著な作用効果を奏する。
【図面の簡単な説明】
第1図falはこの発明に係るシーケンス制(財)実行
中の割込み発生を示す説明図、第1図tb)はこの発明
ニ係るシーケンスコントローラの概略説明図、第1図f
clはこの発明に係る割込み動作を行うためのりレーラ
ダー回路図、第2図はこの発明に係る割込み処理を示す
フローチャートである。 1・・・・・・・・・シーケンスコントローラ2・・・
・・・・・・マイクロプロセッサ3・・・・・・・・・
選択回路 5.6・・・割込み回路 7.10・・・接点(割込みの許可、不許可を決定する
手段) 代理人大岩増雄 第2図

Claims (1)

  1. 【特許請求の範囲】 プロセスからの割込み要求に応じた割込み制御音するマ
    イクロプロセッサを具備したりレーラダー回路図方式の
    シーケンノコ/ドロー2ニおいて。 前記割込み要求に対応した割込み動作全選択する手段と
    、選択された割込み動作の許可、不許可全決定する手段
    とを備えたことを特徴とするシーケンスコントローラ。
JP18220583A 1983-09-30 1983-09-30 シ−ケンスコントロ−ラ Pending JPS6074002A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18220583A JPS6074002A (ja) 1983-09-30 1983-09-30 シ−ケンスコントロ−ラ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18220583A JPS6074002A (ja) 1983-09-30 1983-09-30 シ−ケンスコントロ−ラ

Publications (1)

Publication Number Publication Date
JPS6074002A true JPS6074002A (ja) 1985-04-26

Family

ID=16114189

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18220583A Pending JPS6074002A (ja) 1983-09-30 1983-09-30 シ−ケンスコントロ−ラ

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JP (1) JPS6074002A (ja)

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