JPS60700A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、部分的に欠陥があっても、残りの部分力畑三
常ならば、その正１１り部分で入出力動作が可能である
半導体集積回路に関する。 集積回路の製造工程は通常前工程と後工程よす（１可成
される。前工程ではウェハとよばれるシリコン基板」二
に、チップ′とよばオしる集積回ｙ１ｔの母体を、主と
して化学処理によって形成する。後１−程ではボンディ
ング（結線）とかの組立がおこなわれる、前工程では超
精密加工がおこなわれるが、シリコン表面近傍の格ｆ−
欠陥や、ゴミの１４着などが大きな原因となって、チッ
プの歩留りは５０％程度に低迷しているのが現状の姿で
ある。集積回路の高ν（（，４度化および大型化という
今後の動向のもとては、チップの歩留りがますます底下
することは充分に

【想できることであり、集積口ｖｆ１
産業の発展の東人なあい路となると考えられる。 本発明の目的は、このあい路を取り除くための半導体ｐ
Ｂ　ｉｔ’ｊ回路を提供することにある。 ｂ′ｃ束の集Ｅｉ’（回路生産においては、チップσ月
ジｌ’ｔ１ｉで特性検査をおこない、チップに特定のテ
スト人力をＩｊえて出力を観：則し、出力が止常°Ｃな
いＩＪのを不良品として廃棄し、良品のみを後、１：程
に払い出していた。 これに対し、本発明では集積回路の一部の回路に欠陥が
あった場合でも残りの部分の回路が利用できるように（
再生可能なように）集積回路の設ｄ１段階で回路を設計
しておき、従来朶積回路の一部に欠陥があるため不良品
とみなさＡしていたものの中で、再生できるものは１充
棄せずに再生して製品化するようにした。 集積回路には、シフ社レジスタなどにみらＪしるように
回路会いくつかの部分に分割した場合、部分回路間の情
報の流れが一方向性であるために、良ｌＴな部分のみを
再生すれば市販可能となるものがある。このような場合
の再生を、ここでは、仮に分離再生とよぶ。 また、一般のロジック回路や、リニア回路のように１部
分回路間に情報の双方向的伝播があるために、部分回路
を分離再生できない場合がある。 この場合にはいくつかのチップを接合して本来の機能を
再生する。こ扛を接合再生と称する。 本発明の内容は、回路の段別、検査、再生のための加工
処理、その他からなっている。シリコン基板の格子欠陥
や、ゴミなどが原因となる故障は、集荏回路故障の大き
な原因であるが、これｌ″ｌは確率的にはランダムに発
生するとみなせる、よって、今仮に集積回路を、各々の
部分の故障確棹′がｊ千１ず等しくなるように２分割し
たどイムｉ定する。この１１７精回路の歩留りがランダ
ムに発生する故障のｔ）とで現状５０ヅ、であるとする
と、各部分のｉ：　ｊ：Ｉ″ｒｒ九イ刺よぼぼ０．７で
ある（、［３令０．７）、、上。 て分離再生１１１１″には歩留りを約００％に高２．Ｉ
）ろことができろ（０，５＋２ｘ（０，７Ｘｏ、３’）
：（１，！１）。 上だ、Ｊ？合再生時には、約７０Ｌ％に高とりノ１−）
・がてきる（　０　、　Ｓ　ｉ−０、７Ｘ　０　、３：
Ｏ、’　７　）。 このように本発明では、従来より士）２　ｆ’ｊ％へ・
４０％高い歩留りで焦積回路を１４）告する、二とがで
さるという利点がある。 不良集積回路を再生するためには、回ｖ（１のどの部分
が異常で志）す、どの部分が正常てｐ）ろか６．　ｐ査
する必要がある７メモリ一回路のよ′）に、外部からの
アドレス指定により回路の植成要Ａ号の動作を調べるこ
とのできる場合にはこの倹稈は容易であるが、一般のロ
ジック１ｆｊＪ路やリニアＩ＋ｉｌ　Ｆ、’ｆτけ１１
′７難である。 本発明の他のＬ１的は、一般のロジック回路やリニア回
路におけるこの課題の解決策を提示するとともに、生産
における歩留りの向上を実現することにある。 以下、実施例により本発明の詳細な説明する。 第１　ｌｅａは従来の８段シフ１−レジスタＭＳ　ｉｈ
　ＩＷ路（以下ＩＣと略記することもある）のブロック
図を示す。シフトレジスタは８ケのソリツブフロップ回
路（１０７（ａ）−１０７（１＋））と入力回路１０３
からなり、さらに入力回路は、信号入力回路１０５．１
０６と、クロック駆動回路１０４から構成される。この
ようなＩＧにおいては、回路の１部にでも不良があれば
■ｃ全全体して不良品となることは明らかである。 本発明の第２図に示された実施例は、このようなシフト
レジスタＩＣ等において、たとえ回路の１部例えばフリ
ップフロップ回路１０７（ａ）〜１０７（ｈ）の１部が
不良であっても、その部分を除く切りかえ回路をあらか
じめ組み込んであり、良品である一部をＩＣとして再生
できる。なｊ；、第２図で１０８は前４段フリップフロ
ップ、１０２はｔ！ｊ、４段フリップフロップ、］、　
ＯＩ　ｌ：Ｌ１０４〜ＩＯＣと１０８よりなる回路、１
０９　（ａ）、（ｂ）は外部信号Ａ、１３の入力端ｒ・
、１０　り　（ｃ）はクロック入力端子、１０９　（ｄ
）、（ａ）は出力Ｑ、４ｔＱＨ川の端Ｔ−である。 本実施例の特徴は、第１図の入力回路及び１）１１段４
　、　ｌ、Ｊのノリツブフロップ回！’ｆｌ　Ｉ　Ｏ’
Ｉど、後ｔｙ、ｔ　４段のソリツブフロップ回路１０２
の間に論理ゲート１１１　（＋＋）〜ｌ　］　４　（ｂ
）からなる信号切替え回路＋　＋　０．１；よび入出力
端子１１６’（ａ）、（ｂ）。 １１７　（ａ）、（ｂ）切りかえ信号入力端子１．　ｌ
　５　（ａ）。 （ｂ）が挿入さ４していることである。以ｌ：本すニ施
例の動作を第；３図の動作タイミング図を参照しながら
説明する、 Ｉ　Ｉ　５　（ａ）、（ｂ）が具に”　０　”のとき（
第ｚ目）口。 の１１５′間域）にはインバータ１１１　（ａ）の出力
１１５（ｄ）は”１”　、１１５（ｃ）は”　ｏ　”と
なる。 したがって１．１５（Ｃ）につながるＡ　Ｎ　＋、）ゲ
ー１−１１２（ａ）、　１１２（ｄ）には］　］、　５
　（ｃ）　″（Ｊ”が人力されるためその出力ｌ　］　
Ｇ　（ａ）、　］、　］、　ｆ３　（＋））は、ｉｔｓ
。 に”　ｏ　”となる。他力１１５（ｃｌ）が人力される
ＡＮＤゲートＩ　］　２（ｂ）、　１１２（ｃ）には、
］　＋　５　（ｄ）“１″が人力されるためフリノブフ
［コツプ回路］−０７（ｄ）の出力端子１．０７　（ｄ
）’　、（ｄ）’出力Ｑ、Ｑの情報と回し’Ｉ”；；報
がＩ　ｌ　６（ｅ）。 ｚ６（ｄ）に出力される。他方１　］、　＋　（＋））
の出力１１５（ｆ）は″ビ′、ｌ　］５（ｅ）は”　Ｑ
　”どなるために、」二記動作と全く同様の、説明によ
り、Ａ　Ｎ　ｌ）ゲーｈ　ｌ　１３　（ａ）２（ｄ）の
出力１　］　８　（ａ）、（ｄ）は常に”　ｏ　”であ
り、］　ｌ　３　（ｂ）、（ｃ）の出力１１８　（ｂ）
、（ｃ）にはｌ　］　６　（ｃ）、（ｄ）に対応した情
報がそのまま出力される。したがってＯＲゲー１へ１１
４　（ａ）には常に”　ｏ　”である＋ｌ８（ａ）と１
１８Ｃｈ”）が人力されるため、出力１１　！：Ｉ　（
＋］）には１．＋　８　（１））に対応した情報が現わ
、１シ、また同様に０１くゲーｈ　Ｉ　ｌ　’Ｉ　（ｂ
）の出力１１９（ｂ）には、１１．８（ｃ）に対応した
情報が現われる。以上の説明であきらかなように、１ｔ
　５　（ａ）、（ｂ）が具に”ｏ”であル＠合には、１
ｏ７（ｄ）の出方情報Ｑ。 Ｑは３段の論理ゲートを経て、１１９　（ａ）、（ｂ）
に伝達されることになる。すなわち、１０７　（ｄ）の
出力情報Ｑ、Ｑは１０７　（ｅ）の入力端子Ｓ（Ｉ　０
７（ｃ）’　）、　Ｒ（］　０７（ｅ）’　）に入力さ
れる１、シたがってこの場合には、第１図と全く同（η
の回路動作をおこない、第３図に示すように８個のタロ
ツクパル、入により（］、　０９　（ａ））からの４人
力にもとづき、ｘｏ９（ｄ）に出力Ｑ、４としてパルス
出力を？ひることができる。 次に、１１５（ａ）が’ｌ”　、１１５（ｈ）が′０′
′の場合（第３図１２の時間域）について動作説明をｊ
♂こなう１．この状態では、１１５（ａ）が”　Ｉ　”
であるため１１５（ｃ）が”　］　”、１１５（ｄ）が
′０りの状態になる。したがってｔ　ｔ　２　（ｂ）、
、（ｃ）には１１５　（ｄ）　”０”が入力されるため
１　］　Ｇ　（ｃ）、（ｄ）は共に０″となる。他方、
Ｉ　ｌ　２（ａ）、（ｂ）にはＩ　Ｉ　５（ｃ）　”ｌ
”が入力されるため］　１６　（ａ）、（ｂ）には１０
７（ｄ）の出力Ｑ、Ｑに対応した情報が現われる。また
１　１３　（ａ）−（ｄ）には、”　ｏ　”情報］、　
Ｉ　５　（ｅ）、１１６　（ｃ）、（ｄ）が六カされる
ため１０７　（ａ）のＳ、Ｒ入カ線１１９　（ａ）、（
ｂ）は具に”　ｏ　”に固定される。すなわち、本動作
条件においては、Ｉｏ　９　（ａ）に六カさオした情報
は４段のシフ１〜レジスタ１０８を通った後１１６　（
ａ）、（ｂ）に第３図に示ずように出力さＪしる。 次ニ１１５　（ａ）が”Ｏ”　、１．１５’（１））が
”　ｌ　”の場合（ＩＬＬ間域１）について動作説明を
にこなう。 この場合には］　ｌ　５　（ｂ）が”　１　”であるた
め１１５　（ｃ）は１″’、１１５（ｆ）は”　ｏ　”
どなる、。 Ｌ７’＝カッチ１１５　（ｆ）　”Ｏ”トラｔがルｌ　
ｌ　３　（ｂ）。 （ｃ）の出力１１８　（ｂ）、（ｃ）−は単に”　ｏ　
”となる。他方１１５（ｅ）　”ｌ”とつながる１　１
３　（ａ）、（ｂ）ノ出力１１８　（ａ）、（ｄ）には
ｌ　１７　（ａ）、（ｂ）に対応した情報が出力され、
したがって１１７　（ａ）、（ｂ）に第３図に示すよう
な逆相の信号が入るとするど４段のシフトレジスタ１０
２の端７−１０９（ｄ）出力へ。 には４クロツク役に第３図に示すような信号が出力され
る。 以」二の説明から明らかなように例えば、部分回路１０
１，１０２が共に良品の＠合には、１１５（Ｆ＋）、（
ｂ）をノ（に”　ｏ　”とすれば８段シフトレジスタど
しての（１モ能をもつ回路が実現され、また１０２に欠
陥がある場合には１１５（ａ）をビ、１１５（ｂ）を０
りとすればｌｏｔの回路の＝７ノ動作させ、その出力を
Ｉ　Ｉ　６　（ａ）、（ｂ）にどり出４゛回路が実現さ
れる。また、１０Ｉに欠陥が７’ｌ　’、’、ｌ　’ｆ
丁Ｉｔｉｌ１作しない場合には、ｔｔ５（ａ）を”　ｏ
　”、ｌ１ｆｉ（１））を′Ｉ″どすることにより、１
１７　（ａ）、（ｂ）をｐ／！相入力どする後段４ビツ
トのみのシフトドジノ１０２の回路のみ動作させ、その
出力（Ｊｎ　ｌ　（、’ｌＨｊ＋＝得る回路を実現する
ことができる。 本実施例において明らかにされたように、Ｒ　！にでは
、１０１又はＩ　Ｏ　２のどｔ）らかに欠陥が，ｌ″，
７′。 と、回路全体が不良品となっ〔しょうが、本実１１垣例
によＡしば、１０１又は１０２に欠陥がＩ）す、回路が
動（＝Ｉｉ　Ｌない場合においてもその回路の１部のみ
（リリ部して動作させることにより、不Ｊ′Ｌ品として
ずでさる必要がなくなり、回路の生産にＪｔいＣ歩留り
を容易に向」ニさせることができる。 なお、本実施例および、以後の実施例ではタロツク駆動
回路１０４および１０４への入力、１０４からの出力回
路（１０７（ａ）〜（１１）へのクロック信号配分線）
には故障は発生しないと仮定］−る。この部分に故障の
可ｌｊｆｇ性がある場合には、１１０内のクロック信号
線（１０４出力Ａ、：＋Ｆ　）上に。 切り換え回路（例えば、端子］、　０７（ｄ）’　、ｌ
　Ｏ７（ｅ）′間の回路と同しもの）を作ｌ戊しておけ
ば良いことは明らかである。 第４図は本発明の他の実施例をノｊミすものである）。 本実施例は、切りかえ回路１１　（１２ずべて論理回路
で構成した第２図実施例とは異なり、切りかえ回路１１
０′　を論理回路］、　］　］、　（ａ）、（ｂ）と、
スイッチング用１−ランジスタ（ここではＮチャネル形
Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　］　２０　（ａ）−（ｈ）を用
いた例を示す）により構成したものである。この実施例
では、１１５（ａ）、（ｂ）が共に′０″のときには］
、　ｌ　５　（ｄ）。 （ｆ）が共に１″となり１〜ランジスタ＋、　２０　（
ａ）。 （ｂ）、　、　（ｇ）　、　（ｈ）はオン状態、トラン
ジスタ］２０（ｃ）。 （ｄ）　、　（ｅ）　、　（ｆ）はオフ状態となるため
、１０７　（ｄ）の出力Ｑ、Ｑはｌ　Ｏ７（ｅ）の入力
、Ｓ、Ｒに１妾続さ扛る。またｌ　１５　（ａ）が”　
１　”となるとＩ　２０　にＩ）　。 （］））がオフ状態］　２０　（ｃ）、（ｄ）がオン状
態ど７゛トす］０７（ｄ）の出力Ｑ、ＱはＩ　＋　６　
（ａ）、（＋））に出ＪＪ　、τれ、１１５（ｌ））が
ｒｒ　＋、　ｒｒとなると、Ｉ　２０　（ｇ）、（１＋
Ｊはオフ状態、］、　２０　（ｅ）、（ｆ）はオン状態
となるため、］　ｉｌ７　（ａ）、（ｂ）に逆相人力情
報を人１しれ（：１］　０７　（ｃ）の入力Ｓ、Ｒに入
力されることになノ）、。 本実施例は第２図と比較して、切りかえ１１　ｉｌ　Ｆ
＋’ｊが、＋ｌ＋岸にｉｆｆ　ｊｌ’、に（ＩＶ＃成ひ
きる特徴がある。なよ；木′）、：Ｊｊｉｉ　（′”１
ではＮチャネル形Ｍ　ＯＳ　Ｆ　Ｅ　Ｔをス−（７チｙ
’ｔ３　＋’−どして使用する例な示しプこが、ｌ）チ
ャネル形Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ、バイポーラ形１〜ラン
ジスタ笠のスイッチング索ｊ゛−を用いても同様の回路
が実りＬで？＼ることは明Ｉ）かである。 ）“５５図（１１）は本発明の他の実施例を示す。第４
図の実施例においでは、１０７　（ｄ）の出力Ｑ、万を
取り出すＸｔ、＋　−１’　Ｉ　１６　（ａ）　ｒ　（
ｂ）および、Ｉ　Ｏ７（ｃ：）への入力端子１　］　］
７（ａ）、（ｂ）を追加設置する必要があった。この場
合には、焦積回路のＲ４ｌ５７で時に。 良品チップを設置するために用意さ、ｔシた外装バゲー
ジの仕様（たとえば入出力ピンの配置や本数）と異った
、再生品外装用バゲージを別途用意する必要が生じる場
合がある。 本実施例では、Ｑ’ｉ　４１￥１の追加入力端子１１７
（ａ）、（ｂ）を、回路の本来の入力端子１０９　（ａ
）、（ｂ）に接続すると共に、追加出力端子］　１６　
（ａ）、（ｂ）を本来の出力端子１０９（ｄ）、（ｃ）
に接Ａ（ＥＨ２Ｌ、、切換回路１３１　（ａ）、（ｂ）
をｊ没けることによって、再生のために必要となる追加
入出力端子を本来の回路の入出力端子とＩＩＩ化させ第
４ｒｌ！ｌに、ｌけるように出力用端子（バソＦ）を新
らたに設置する必要をなくしている。 本実施例において、回路１０１，１０２が良品の場合に
は］、　ｔ　５　（ａ）、（ｂ）に双方ＩＩ　Ｏｇｇを
与え４しば、回路１１０′は第４図の説明通りに動作し
。 またスイッチ］　３１　（ＸＪ）、（１＋）はオンとな
り、８段のシフトレジスタが実現さＡしる。後４段に１
１４障のある場合には、１１５（８）をＨｌ　ｎとすれ
ば、スイッチｌ　３１　（ａ）、（ｂ）はオフとなりｔ
　０７　（ｄ）の出力Ｑ。 ζを各々１０９　（ｄ）、（ｅ）に出力させることがで
きる。前４段に故障のある場合には、ｌ　Ｉ　５　（ｑ
）、（１＋）を各々”Ｑ”　、”１’″とすれば、］　
］０７　（＜り／＼の逆相入力を１．０９　（ａ）、（
ｂ）より入力でき、スーｒノチｌ　、ｉ　ｌ　（ａ）、
（ｂ）がオンとなることにＪ：す、１０７　（ｌＩ）の
出力Ｑ、σを１０９　（ｄ）、（ｃ）に取り出すことが
できる。 第５図（１））は、後の説明の便宜のために第５し１（
８）を簡略化して表現したものである。■、■（」１、
第５図（ａ）において破線で凹んだ部分回ｖｉｔ　Ｉ　
Ｏｌ　＋１０２を表わしている信号、Ｃ１，、（１；に
、ハ、１３は回路へ名々端ｒ・Ｉ　Ｏ９（ｃ）、（ａ）
、（ｂ）Ｊ：り人力さＪし、信号Ｑ、４．虱は回路から
の出力端７’　１１Ｊ　１（ｄ）、（Ｑ）によって出力
され、切り換え信号′１１゜゛】２は各々端（・Ｉ　１
５　（ａ）、（Ｌ＋）より人力される。 二こでは切りかえ回路１１０’、Ｉ：Ｈ）は表示１省略
しである、 以」二の実施例においては、本来の回路の内の・部分が
故障している時、切換え回路１１０（あるいはｚｏ’）
によって故障部分をバイパスさせ、正常な部分のみ分離
的に再生する例を示した。 第５図（Ｃ）は、第５図（ａ）の回路において。 １０２の部分が動作しないＩＣ１１３２′と１０１の部
分が動作しないＩＣ１１３２“とをお互いにつなぎ合わ
せて８ビツトシフトレジスタを実現する実施例を説明し
たものである。図において、回路１３２′は、部分回路
■は正常、■は異’ｒｉ？　（このことを■と記す）、
回路】３２″は異常回路■、正常回路■よりなるものと
する。１３２′のｌ　Ｏ９（ｄ）’　、　（−二）’　
ｊＪＩ、力Ｑ　Ｉ　Ｑを各々、１３２″のＬ　Ｏ９（ａ
）’　、　（ｂ）″人力部。 Ｂに、］　３３　（０）、（ｂ）のように接続し、すＪ
換入力端子１１５（ａ）’　、　１１５（ｂ）’に各々
ｉｔ　１　ｕ。 “Ｏ″を与え、またＩ　］、　５　（ａ）”、］　＋、
　５　（Ｌ））’に各々ＩＩ　Ｑ　ｒｒ　、ｌ’　ｌ　
ＩＩを与えれば、曲に説明した切換回路動作によって１
３２′の前４　ＪＲフリップフロップ出力が、１３２″
の後４段のフリップフロップに入力さ才しることになる
。以−にによって、ｃｌｏｃｋ人力（１０９（ｃ）’　
、（ｃ）’端子へ）、人力Ａ（１０９（ａ）’端子へ）
、Ｂ（１，０９（ｂ）’端子へ）出力Ｑ、、　Ｃ，ＩＨ
（１０９（ｄ）“、（ｅ）“端子より）をｊ、”？　”
ｙ、本来の８段シフトレジスタとしての（（μｆｆｔｔ
　ｔｒ回復させることもてきる。すなわち本実施例によ
・Ｊで、従来不良品どしてすてられでいたｆ（１：１２
’。 １３２“を相補的に結合することにより、＋１路に動作
するＩＣが実現され、いわゆるＩ　Ｃの歩ＩＶ（１，，
１が格段に向上さオしるという利点がある、第６図は１
本発明の他の実施例を示す。 第２図の実施例においては１部分回路１０２を再生した
場合に、逆相入力を外部で作成し・第２１・１の１．　
Ｉ　７　（、′Ｉ）、（ｂ）より別途入力する必要があ
った３゜これを省略すると、部分回路＋０２の百ノ１１
１出東なくなり、再生効率が低下する。 本実施例は回路の再生にあたって、ある部分（本例では
人力部！０３）を１０８．ＩＣ＋２にシ、１し共通に利
用できるようにしたもので、こ、１１に、−１って次の
ような利点が生じる。 すなわち、本実施例は入力回路１０３から、ノリツブフ
ロツブＩ　Ｏ７（ａ）につながる信号５ｌｉｔ１４３　
（ａ）、（ｂ）を１４３　（ｃ）、（ｄ）によ−Ｊ　’
ＣＩ　Ｏ７（ａにもつながるように段別し、切換え回路
１４０によって、１０７　（ｓ）への接続を選択できる
ようにしている。さらに、切り換え回路１４１によって
、フリップフロップ１０７　（ｄ）、（１１）の出力を
選択的に取り出せるようにもなっている。これによって
、切りかえ信号１１５　（ａ）、（ｂ）を選択すること
により、（１）入力口２８１０３と８段フリップフロッ
プ１０８．１０２から成る８段シフｌ〜レジスタＩＣ１
（２）入力回路１０３と４段フリップフロップ１０２か
らなる４段シフ１−レジスタＩｃ、（：Ｓ）入力回路１
０３と４段フリップフロップ１０８とからなる４段シフ
トレジスタ回路を各々実現でさる。 本実施例の利点は、第５図（ａ）の構成では、１０２の
み良品（すなわち１０１が不良）のＪ、Ｑ合には入力回
路１０３のない回路しか実現できなかったが本実施例に
よれば、入力回路を含んだ回路が実現さ」しる点である
。 以上の各種の実施例の説明において、１１１生用の切り
換え信号Ｔ＋　、　Ｔｚ　（１１５（ａ）、（ｂ）に印
加する信号を以下Ｔ　１　＋　Ｔ　２と記す）を、印加
する必要があった。第７図は１部分回路の、■（第５図
（ｂ）参照）の良、不良に応じて供給ずべｆ！　（＋＋
号”Ｉ’ｌ　ｌ　Ｔｚ　ｋ′ｌさ理して示したものであ
る。＋１７１ｊ品・ｋ使用する場合に外部より、切り換
え入力’ｌ’ｌ　＋゛Ｊ′２　を・常時印加すれば良い
ことは明らかである。 しかし、常に夕１部から信号Ｔ　１　＋　１’　２　を
人、ＩＩることはＩＣの使用−１−１ｔｆましくない。 したがってテストをした後、　’］、’ｌ　＋　１７２
情報を読み出し専用のメ王り　（にＩ、−ド１くりＭと
略記する）に書き込んでＪ？くことが望ましい。また、
上記実施例において目′Ｊ″ｌ　＋　’１．’ｚの２木
の信号が必要となるが、この４・数を減らずことはＩＣ
実装上ピン数を減らまために重要である。以ｌζこれら
のコ゛１　＋　Ｔ’２信り発）１の［）；施例を、バｔ
−，なお、以下の第８図（ａ）　、　（ｂ）　、　（０
）では、′［゛・によって、ＴｉあるいはＴｚをボ１こ
とＬ−する。 第８図（、）は、２つのダイオ−Ｆ　ＩＪｌ　（＋　５
１Ｊ　（＋１））と１）２　（＋　５０　（ｂ））を使
用のするＩえＯＭの実Ｉｆｌ！！例である。１（゛の動
作テスｊ一時に＋　５０　（ｃ）点の傭け′Ｊ”１の電
圧し・＼ルを一時的に０′・の払ｆμにするには、＋−
５０（Ｃ）をＧＮＤ　（アース）に短絡すれば良い。″
１″′状態にするには、　Ｖｃｃ　（電源電圧）にＩｆ
ｉＪ銘すれば良い。＋５Ｏ（Ｃ）の電圧レベルを固定的
に”　ｏ　”状態にする（ＲＯＭにＩＩ　ＯＨを書き込
む）には、１５０（ｃ、）とＧＮＤ間に大電流を流して
ダイオードＤ２　（＋　５０（ｂ））　をｆ；’（Ｊψ
）シ。 １５０（ｃ）　ＧＮＤ間を電気的に短絡状態にする。 固定的に１１１　ｎ状態にする（ＲＯＭに′″１″を書
き込む）には、］　５０　（ｃ）　−Ｖｃｃ間に大電流
を）ｔεしてダイオードＤ＋　（］、　５０　（ｂ））
　を破壊し、１５０　（ｃ）　−Ｖｃｃ間を電気的に短
絡状態にする。 このようにしておけば、Ｉ　Ｆｒ　（１（（：）の信−
号′「は、」二記ＲＯＭへのｒ：き込み情報に従がって
外部からの入力なしにＩＩ　ＯＢ又は′１″′の状態を
保持する。 第８図（ｂ）は、ダイズードＩ　５１　に＋）どＷ１１
低抗（例えば、’ｒ’ｏｌｙｓＢ等による）］　５］　
（ｈ）　と３用いた’ＲＯＭの実施例である。高抵抗］
　５１（１））の缶ｊきにより、Ｉ　５１　（ｃ）点の
電位′ｒ１は１図の状態で常に′″０″となる。１時的
に電位Ｔｉを”　Ｉ　”にするには、］　５１　（ｃ）
をＶＣＣと短絡させればよい。 固定的にｒｒ　Ｉ　ｎ状態にするには１５１　（Ｃ）　
ＶＣＣ間に大電流を流し、ダイオード１５１　（ａ）を
破欅ｊし、ｌ　５１　（（ニ）　−Ｖｃｃ間を電気的に
短絡状態にする。 本実施例では、図の状態のままで′１゛・が”　０”レ
ベルとなっているので、”　］　”状態にＧ定したい時
にだ＋ｊ上記の操作を実施すれば良い。この点が、第８
図（ａ）の実施例よりも便利である。 第８図（ｃ）は、ｆ：Ｉ抵抗１５２　（ａ）、低１１（
抗１５２−（ｃ）、例えばアルミ線のように大電流によ
って１１ｆ所可能あるいはレーザービームによって切断
容易な綿布１５２　（ｂ）を用いた実施例である。高Ｊ
ＩＳ。 抗］　５２　（ａ）による電圧降下のために、＋５２（
（１）の電位は、図の状態で”　ｏ　”となる。こＪｌ
、を一時的に”　Ｉ　”としたい場合には、１５２（ｄ
）をＶｃｅ：と短絡させる。固定的に′１″′としたい
場合には。 １５２（ｄ）　ＧＮＩ）間に大電流を流してアルミ綿１
５２（ｂ）を；容ｔ９ｉするか、もしくはレーザービー
ムによってこの部分を選択的に切断すればよい。 その他のＲＯＭとしては１通常用いられているＭｉｓ（
金属−絶縁膜一半導体）構造等を用いても実現されるこ
とは明らかである。 第９図（ａ）は、１木の入力端子１６０　（ｅ）および
論理回路によって端子１１５（ａ）、Ｉ　１．５（ｂ）
に切換信号Ｔ　１　ｒ　Ｔ　２を発生させるための実施
例である。本実施例においては、単一の端子１６０（ｃ
）に、電圧レベルＴｏを適当に設定することにより、所
望の切り換え入力信号１’１　＋　Ｔｚを端子１１５（
ａ）　、　（ｂ）に発生させることができる。図におい
てＩ　Ｇ　Ｏ（ａ）、（ｂ）は比１校器である。ｔ　ｅ
　Ｏ（ａ）は入力Ｖμ２（１６０（ｄ）に印加）が入力
Ｔｏより低位の時、”　１　”　を出力し、ｊ仏の時”
　ｏ　”　を出力する。 ＋　６０　（ｂ）はＴｏがＶａｔ　（１６０（ｆ）に印
加）より高位の時″′１″　を出力し、逆の晩″０″°
を出力する。Ｉ　６０　（ｃ）はＥＯＲゲー１−である
。 本回路を、例えば第５図（ａ）に付加し、さらに端子１
６０（ｆ）、］　６０（ｄ）に次の条件を満足する電位
ｖＬｌ　＋　ＶＬ２が各々印加されるような回路をＩＣ
Ｃ郡部中追加しておく。 ０　＜　ＶＬ　ｌ＜　ＹＬ　２　＜　Ｖ　ｃｃこれによ
って、切換え信号入力端子は１本１　（ｉ　０　（ｅ）
のみでコ゛Ｉ　＋　”ｒ、、の２つの信号を出力するこ
とができる。１６０’（ｅ）の電位を複メ；（のＪ氏抗
及び１．？、　ＯＭを使う等の手段により外ｆ；１；か
ｒｒ、　、ｌＩａ、永久的に沓き込むようにすれば、第
８１％Ｈａ）〜（、）に示したようにｌ’ｌ　＋　’１
”２の情報を固定することができることは明らかである
。 第９図（ｂ）は、第９図（ａ）の動作説明図である。 端ｆ−１６０（ｅ）に印加されるｆｎ号Ｔｏがｏ　＜′
［”　ｏ＜　ＶＬ＋　を満足する時には、Ｉ　Ｇ　（１
（ａ）。 （ｈ）の出力は双方ｒｒ　Ｏｕとなる。よって出力端１
′・１１５（ｂ）にはｌ’２　＝　”Ｏ”　、１．１　
＜（ａ）にはゴ、　＝　１ｌｏ１＋が発生する。この場
合には、部分回路の、■ともに選択（活性化）すること
ができる。 次にＶＬＩ　＜　ｔ　６　＜　ＶＬ　２の場合には、Ｉ
　（ｉ　（’１（ａ）、（ｂ）の出力は各々”　Ｏｐ　
、ｙ　１　、、となるので、１、’ｌ＝　”ｌ”　＋　
ｉ’ｚ　＝　”Ｏ”となり、部分回路■のみを選択でき
る。ＶＬｔ　＜　ＶＬ２　＜　ｌ’　ｏの場合には同様
の説明により、部分回路■のｚノを選択できる。 第１０図（ａ）は、第９図（ａ）と同様の目的を実現す
るための他の実施例であり、２進カウンタ＋ＣＩを用い
た例である。リセッ１〜人カ１く□を端Ｊ’＋６．２に
印加すれば、第１０１ｍ（１＞）に示すように、端Ｐ　
ｌ　１５（ａ）、１　］、　５（ｂ）よりＩｌ’！　＝
　Ｏ”　。 Ｔ２−０″が出力さオしる。続いて、１く○を”　ｏ　
”どし端子１６０（ｅ）から人カイ；ｊ＋３−Ｔ、とし
、てバ、ルスを送る。パルスの数を調節することにより
、９′５１０図（ｂ）のような’ｌ’、　、　’Ｉ’２
　を得ることができる。不実１Ｍ例はカウンタの段数を
増加さゼることにより、ｆｏより人力ず乙パルスの数を
調節するのみで、’ｒ、　、　’ｉ”２以外に、多くの
り模え信じ・を必要どする場合にも利用できるというｆ
す点をもっている。 ｙ’ｒ　１１図（ｉ））〜（Ｃ）は本発明の他の実施例
を示すもので、第１１図（１）は１０進カウンタ回路１
８０．１８２を切りかえ回路部１８１により接続した図
、第１１図（ｂ）は、各信号ｌ′Ａ１８８　（ａ）−（
ｃ）、］、　８９　（ａ）〜（ｅ）の各切りがえ回路１
　’８３　（ａ）−（（りの論ＪＩＪ！図、第］　Ｉ　
ｌＴｈ１　（ｃ）は、第＋　＋　ｐａｉｌ　（１＋）　
’ｔ＝省略的に！ｄノず図を示す。第１＋１ｖＩ（ｂ）
に才？いυｆｔ’、ｉ　＞；、　ｉ、’をＩＪ）７に〒
（′Ｊ′の逆相信号）をＩ　８　ｆｉに人力する。１８
Ｂから信号が人力さイしる１、１１合をＦｑえると、ゴ
が”　ｏ　”の局舎には＋　８８に入ろ人ＪＪ信号は＋
８９に出力され、また１８５にＩ：ｌ゛ｉｉｌ　＋−ニ
″′０″が３３１！　：４１；ＩＩる１、また′Ｉ”が
”　Ｉ　”の揚ｆンには、１８８に入る入力信号は、１
８５に出力さ狛イ１とと’Ｊ’Ｊ　Ｉｃ　Ｉ　８　’Ｉ
ＩＩＩら外８１；入力される信号がＩ　／（ｒｌ　Ｉ：
：出カニ′！れる。すなわちＵ’の情報により、ｌｌ＋
Ｒ−が１゛−人力さＪしる信号を１８９又は１８５に出
力するどどもに、＋８９には１８８又はＩ　８　ｌＩが
ら入りさ汎る信号が出力される。本実施例の１．′を徴
：、１−１ＩＪ３０，１８２の１７１’ｌの信号伝達の
方向が、１８（１か”Ｊ　Ｉ　８２に向かうもの（１８
３（ａ）、　（ｃ）　。 １ｓ　３（（１）経１１１）および１８２がらｌ　８０
に向かうもの（Ｉ　Ｐ、　３　（ｂ）、（ｃ）、（ｃ）
経由）夕共に含んＣいることでｊ５る。。 なお、本図でＩ　９９　（ａ）−（ｆ）は、本来の回Ｗ
８の入力端子、Ｉ　’！］　９（ｇ）〜（ｊ）は出力端
丁−で、１５る。 第１１図（ａ）〜（ｃ）の実施例では、本来の入出力お
よび制御信号入力端子はｔ　ｏ　９　（ａ）〜（ｊ）（
Ｒ９（１）＋　Ｒ５（２）、Ｉｎｐｕｔ；　Ａ　Ｉｎｐ
ｕｔ　Ｂ、Ｒｏ　（ＩＬＩ＜ｏ　（２Ｌ　ＱＡＩ　Ｑ、
Ｉ　Ｑ、ｌ　Ｑｏ信号用端子）１０本であるのに苅し再
生のためにさらに入出力端子を１０本（１８４（ａ）−
（ｃ）、　ｌ　８５　（ａ）７　（ｃ））必要とする。 このような端ｒ・の増加はＩＣの実装」二望ましくない
。 第１２図は上記問題をなくす為の本発明の他の実施例を
示すものである。本実施例のイ）′徴は、第１に第１１
図（２］）〜（シ）の実施例では、切りかえ回路部１８
１が、全て論理回路でツ゛■まれており、１本の相互配
線（］８０と１８２どの間の配線）にλＪして、切りか
え回路が１つ対応し″Ｃ配置されているのに苅し、本実
施例では、回路１８０゜１８２のいず九かが不良のｊ）
台にはそれぞれの入出力用配線（Ｉ　Ｐ、　８　（ａ）
−（ｃ）　、１．８　！３　（ａ）−（ｅ））」二の信
号がシフトレジスタＳ１く１〜４（＋９４（ａ）〜（ｄ
））に入出力された後、スイッチ＋９５＜ａ）〜（ｄ）
を通って時系列的に端子］！１６（ｄ）〜（ｄ）に入出
力されること、また１８０，１８２具にＪ：１品の１１
′Ｊ合には、バイパススイッチＩ　９７　（ａ）へ（１
）を通し７°Ｃ１８２，１８０が接続されるようにな）
でいることでｄ）る、第２に入力情報Δ、１３用の喘１
−１　！ｊ！ｌ　（ｃ；）　ｒ　（ｄ）が、本来のデー
タ六カ、お、１、び内部しリリかえ回Ｆ：ｉ　（１９０
）　＜１）＊ｉａｆ　１９Ｇ　（ｃ、）＋（ｄ）どの信
号Ｉ・２．受（＋４！ｌ中では、ｆｉｉＩｊｌｌＳ化の
ために粕ｔを１１１゛Ｋｓ　した）のためのノ（通端子
・どなってＪンリ、そのｌ二めの１３リリかえ回路Ｉ９
１が入れられていること５゜また同様に出力端Ｆ　（１
９９（ｊ））、　（１９！！（ｊ））が、本来のデータ
出力および内部切りかえ回Ｌ？１９１が人」シＩ）れで
いること。また同様に出方４’ｌ：ｊ：。 ｆ、　（］　ｒ）　９　（ｉ、））、　（１９９（ｊ）
）が、本来のテータ出力才９よび内部１リリがえ回路の
端ｆ・Ｉ　！１　ｉｉ　（、＋）　、　（ｂ）との信号
１足受のための共通端子どなっており、乙のためのＬＪ
ｊりかえ回路１９２が入れＩ）れでいることである。こ
の実施例によれば、内部の信号夕、゛りだｔための余分
の端子は全く必要どせず、第１１図（ａ）〜（ｃ）の実
施例におけるような喘ｒ孔’′、が増加するという不都
合は生しないという利点が６１８１る。なお、シフ（〜
レジスタＩ　９４　（ａ）、（ｂ）、（ｃ）、（ｄ）を
駆動するためのクロック入力が必要であるが、図示する
ことは省略しである。なｊ３本実施例はスイッチとして
Ｎチャネル形１ｖｌＯ８ＦＥＴ　ｌ　９５に＋）−（ｄ
）、］　９７　に１）−（Ｊ’）、Ｉ　９８　（ａ）−
’（ｄ）ｔｔｔ１４っだ例で示してあり、各Ｍ　ＯＳ　
Ｆ　ＥＴのゲー１〜には十記説明をみたすような信号を
印加することになるが、この信じはＪり当な論理回シ“
ａにより容易に実現されることは明１゛ノかである。ま
た、１−記の説明で番Ｊ部分回ｖ装置８Ｃ１，１８２間
に切り換え回′１１）１９０を挿入し７、入出力回路１
９１，１９２’、ｉ−設語したが、例えば断面１９３で
の切り換えも実施できるように設、１１することにより
、生産時の部分回１！ｉＳの故障率に応じて、（１１生
用のＩＱ？而を選択し、再生効率を向上さぜることもｉ
ｉ「能となることは明らかである。 第１３図（＋、）は、リニア回路に苅する本発明の実施
例を示す。部分回Ｗｆｆｉ　２００と２０１の間に切り
換え回路２０２を挿入しである。切り換え人力′１゛は
、端ｊＬ２０３（ｉ）に入力される。切り換え回路の動
作は、以前の説明から容易に１■椎てきるので、説明を
省１１１８する。切り換え回路２　Ｑ　’、２は第１：
目ｉ；１（ｂ）のように筒Ｑ′Ｌニ実現するコトも（、
’　ａ　７：ｌ　４１不良■４′１′には２０４　（ａ
）、（ｂ）部をレーザービーＩＸｔ’ＩＪＪ　Ｉ’＋ノ
「ずＡしばよい。回路２００，２０１のノ１力か、【４
障している回路同志を接合することによっで再生ずるで
点は、第１１図（ａ）の実施例ど同１食てある。 １り生１１、−に、回路Ｉに合によって発生する信′；
３１バＩＡの遅延１１１間が問題どなるような１ノ）合
には、ｆａｌｌえぽ２００　、２　Ｏｉ　Ｎ路ノ設ｉ１
ｔニＥ　Ｌ、コ０）　、Ｊｌ　’４１１．’７　ｌｆ：
１をあらかしめ、Ｊフッ１１スした設８１をＪｌこなっ
てむしｊ（，１丁（（１９すえば、再生時に、接続する
必要のある（＋１号桿十に遅％：要７（；４あらかじめ
設置ｃｔしてｊ９き、良品回路に、１いては、二の遅延
要素を介して（ｉｉ号をｆ！ｇ達させる。１１１生時に
は、この遅延要素をバ・ｒバスさせ、接合によって発生
ずる遅延時間に置換−）せる）。 第１４１シＩ（ｉ、）は１本発明における再生時のチッ
プ実装法の実施例を、ｔＪ５５図（ｃ）の丙り例に＝Ｊ
いて２ツ＜シたものである。図において１３２″は、そ
の４．５゛性が■　■（すなわち、第５１４（ａ）に、
を川−？：）部分回路１０１に故障があり、部分回路１
０２は故障していないもの）、１３２′は、その特性か
■　■のチップである。第１４図（ａ）に示すように、
バゲージ１７０上に故障した２つのチップを設置し、１
３２’　、１３２“の切り換え入力用端子１１５（ａ）
’　、１１５（ｂ）’をＶｃｃビン（１７４（ｇ））に
接続する。また１　１５（ｂ）”　、１１５（ａ）“を
ＧＮＤビン（１７４（ｅ））に接続する。また、１３２
′のへ入力端子ｚ：＋９（ａ）’Ｂ入力端子１０９（ｂ
）’　を入力ピン］　７４　（ｃ）、（ｄ）に接続し、
１３２’の出力端子１０９（ｄ）“、（Ｃ）“を出力ピ
ン１７４　（ｂ）、（ａ）に接続し、１３２′の出力端
子１０９　（ｄ）’　、（ｅ）’　を１３２’の入力端
子１０９（ａ）”、（ｂ）ｎに接続する。さらにクロッ
ク入力端子１０９　（ｃ）’　、（ｃ）“をクロック入
力ピン１７４（ｆ）に接続する。 以上によって第５図（ｃ）で説明した再生が実現できる
ことは明らかである。な５６５本例では、不良ＩＣ同志
を接合的に再生するための実装法を示したが、単一の不
良ＩＣの部分回路再生時の実装法は、本例よりも簡単で
あり容易に類推できるので説明を略す。 第１４図（ｂ）は、本発明におけるチップ実装法の他の
実施例を、第１２図に示した回路を例にし。 て説明したものである。図において、２０７′は、■　
■（第１２図において部分回路１８０が故障し、部分回
路１８２は故障していないもの）、２０７”は００回路
である。本例では、第１２図のシフトレジスタ１９４　
（ａ）、（ｂ）、（ｃ）、（ｄ）を駆動するための入力
を２０８　（ｂ）ピンより入力するが、配線は省略しで
ある。また、２０７’　。 ２０７“回路への切換え信号は２０８　（ｆ）より入力
され、チップ上の回路によって適当な変換を受けた後に
、第１２図の所望の端子に供給されることになるが（例
えば、第９図（ａ）、第１０図（ｚｌ）で説明した実施
例を用いることができる）図示は省略し−Ｃある。ＧＮ
Ｄ端子２０８　（ｇ）、Ｖｃｃ端子−２０Ｂ　（ｈ）と
チップ間の配線も図示は省略しである。 回路動作の概略は以下の通りである。人力Δ。 Ｂはピン２０８　（１，）、（ｋ）より供給され、チッ
プ２０７’（７）第１２図Ｇｌｊ　全回路１８０がらチ
ップ２０７′の第１２１Ａ部分Ｌｔｉ＋路１８２へ向′
）信号は腺２０３　（ａ）によって、チップ２０７′に
時分割的に送信さ、Ｉする。逆に、チップ２ｏ７′の第
１２図部全回路１８２からチップ２０７“の第１２図部
全回路１８０への（ａ号は、線２’０３（ｂ）によって
、２０７′より２０７″に時分割的に送信される。この
時、ピン２０８　（ｂ）からのクロックイ、１号がシフ
１〜レジスタ１９１１（ａ）〜（ｄ）を駆動するのに利
用される。回路からの出力は、ＱＡ出カビン２０８　（
ｍ）、Ｑ、出力ビン２０８　（ｅ）、Ｑｏ出カピン２０
８（ｄ）、Ｑ、出力ビン２０８　（ｎ）より取り出され
る。 第１５図（８）〜（ｅ）は実装あるいはＩＣチップ」二
の表示に関する本実施例を示すものである。例えば第２
ＬｊＪの実施例のｉ　Ｃチップ上では１０１゜１０２が
共に良品であるもの、１０１が不良で１０２が良品であ
るもの、１０２が良品でＬｏｔが不良であるものを区分
けして表示しなければならない。またｌｏｔのみ良品の
チップをパッケージに実装しき場合には、１０１，１０
２ノ（にＪＬＭ＋のものと区別するためのパッケージ上
の表示が必要どなる。本実ｂ１！例はこの手段を１！＾
供するものである。 第１５図（、）は例えば６ケのフリップフロップ回路を
含むＩＣを１６ピンパツケージ２１０に実装【ノたもの
である。ここで名フリップフロツゾ回ｙ３２１０　（ａ
）−（ｆ）は全て良品である。第１５１Ａ（１））は２
１１　（ｅ）が不良であるＩＣをバックーシ２］１上に
実装したもので、この例では外部ビン１＝、ｊ：＋は不
良回路に接続しているためＩＣを使用する人に列し−Ｃ
使用できないという表示をほどこす必要がある。第１５
図（Ｃ）はその表示の実施例を示したもので、パッケー
ジ２１２の１−の不使用ビン近傍にレーザーにより凹凸
２　＋　２　（ａ）、（ｂ）をつけるかまたはインク表
示する笠の手段により表示することが特徴である。この
表示によりｌＣｆ・ｐ用者は容易に不使用ビンを見分け
ることができる。また同様の意味で、ピン１２．１３の
足を切断して不使用表示とすることができることは明ら
かである。また使用者が、明確に不良回路を認識するた
めの表示として、次のような製品名表示をすることが望
ましい。すなわち、例えば”ｒ（Ｄ７４　］　７４−６
／６”又は”ＨＤ７４１７４　（１２３４５６）”のよ
うに２１０　（ａ）〜（ｆ）が全て良品のチップには表
示するとともに、２１１（ｅ）１個が不良である、第１
５図（ｂ）のようなものを実装した場合には、例えば“
ＨＤ　７４１７４−５　／　６　”又は’ＨＤ７４１７
４（１２３４６）”と表示する。 前者の例は６個の回路のうち５個が使用できる回路であ
ることを表わし、後者の例は第５番目の回路が使用でき
ないことを意味する。このような表示によりＩＣ使用者
は容易に不良回路を識別できる利点がある。 第１５図（ｄ）、（ｅ）はＩＣチップをテストした後、
どの部分が不良であるか表示する手段を提供する実施例
である。第１５図（ｄ）は、ＩＣチップ２１３上の全回
路２１０　（ａ）〜（ｆ）が全て良品である場合で例え
ば周辺に配置された配線接続用パッド２１３　（ａ）〜
（ｐ）およびチップ上の一部に形成された不良回路認識
用表示部２１４から成る。第１５図（ｅ）は、第１５図
（ｂ）に示すような不良回路を含む場合のＩＣチップ２
１３′上の表示の実施例を示す。本実施例では、パッド
２１３　（ｍ）、（１）上にレーザービームを照射する
等により凸凹の表示２１５　（ａ）、（ｂ）が選択的に
施されるとともに、不良回路認識表示部２１４′の１部
がやはりレーザービームの照射等による手段で２１６に
表示される。このような表示′をほどこすことにより、
ＩＣチップを実装するとき、不良ケ所を容易に認識でき
、それに応じて実装を施すことができるという利点があ
る。このようなパッケージ上あるいはＩＣチップ表の表
示は複数個あってもよいし、また１つであってもよいこ
とは明らかである。また、自動パッケージ組みたての装
置により実装する場合には、装置に表示検出装置を付加
し、自動的に、不良状態に応じた実装を施すことができ
る　゛ようにすることができることは言うまでもない。 第１６図（ａ）は、本発明における集積回路の検査法の
実施例である。以前に述べた再生を実行できるためには
、検査対象である集積回路が正常か否か、不良回路につ
いてはどの部分回路が故障しているかを判別しなければ
ならない。通常の集積回路検査においては、検査対象回
路に一連のテスト入力を与え、出力データが所望のもの
であるか否かによって、当該集積回路の正常、異常が判
別される。しかし、異常なものについて、回路のどの部
分が故障しているのかは、一般には判別不能である場合
が多い。本発明においては５チツプ上の部分回路間に切
り換え回路が挿入されており、各部分回路への入力や、
部分回路からの出力が取り出せるようになっている。そ
こで、従来の検査方式に沿った考え方としては、各部分
回路を別々に検査するためのテストを別途用意しておく
方法があるが、別途テストを用意しなければならないと
いう不便が生ずる。この問題点を解決するためには、良
好であることのわかっている回路の部分回路と、検査対
象部分回路とを接合させた回路に対してテストを与え、
得られる出力の正、異常に応じて、検査対象部分回路を
正、異常とすれば良い。この方式を取る場合には、本来
の回路を検査するためのテストをそのまま使用できる可
能性が多くなるという利点がある。 以下、この考え方による検査方式を第５図（ａ）の集積
回路を例にとって説明する。 ２２０はテスト装置であり、テスト出力端子２２３　（
ａ）、（ｂ）、クロック出力端子２２３　（ｃ）、検査
対象回路からの出力を受けとるための端子２２３　（ｄ
）、（ｅ）、切り換え信号出力端子２２３（ｆ）。 （ｇ）を持っている。これら以外にも端子（例えば２２
１上のスイッチＳＷＩ　−８Ｗ４　（２２４（ｃ）−（
ｆ））を操作するための出力端子など）が必要であるが
、簡略化のために省略した。 ２２１は検査用のマスター回路であり、正常であること
のわかっているチップ２２４　（ａ）、（ｂ）を持って
いる。本実施例では、これらは、第５図（ｂ）に示した
ものを用いている。またスイッチ５ＷＩＣ２２４（ｃ）
）　、　ＳＷ２　（２２４（ｄ））　、　５Ｗ３（２２
４（ｅ））　、　ＳＷ４　（２２４（ｆ））を持ってい
る。２つのチップ２２４　（ａ）、（ｂ）を利用するが
わりに、単一のチップを利用することも可能である。 その場合には、スイッチ回路が本例よりも複雑になる。 また、正常チップを用いるかわりに、同等の入出力特性
を持つ計算機プログラムなどを用いても良い。 ２２２は、検査対象チップであり、同じく第５図（ｂ）
で説明した表現法を用いている。２２２に対する検査は
第１６図（ｂ）に示したようにおこなう。なお第１６図
（ａ）は、第１６図（ｂ）で示される検査対象■の場合
を表現している。 検査にあたっては先ず、検査対象チップ２２２の入出力
端子１０９　（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）
、１１５（ａ）　、　（ｂ）をテスト装置２２０、テス
ト用マスク回路２２１に図示したように接続する。 チップ２２２が全体として正常が異常かを検査するには
、２２１上のスイッチを第１６図（ｂ）の検査対象の　
■の行で示したように動作させ、切換信号出力端子２２
３　（ｆ）’、（ｇ）より信号＋１０１１゜“０″′を
出力する。以上によって、テスト用マスク回路上のチッ
プ２２４　（ａ）、（ｂ）は解放され、デスト装置から
端子２２３　（ａ）、（ｂ）を通じて出力されるデスト
信号は、チップ２２２の入力端子１　’０９　（ａ）、
（ｂ）に直接供給される。また、チップ２２２からの出
力１０９　（ｄ）、（ｅ）は各々テスト装置上のテスト
結果入力端子２２３　（ｄ）、（ｅ）に直接回収される
。また、２２３　（ｃ）からのクロック出力は、チップ
２２２にｌ　Ｏ９（ｃ）より供給される。 さらに、第５図（ａ）、（ｂ）で説明したように、チッ
プ２２２内の切換回路の動作により、２２２内の部分回
路■　■が接合状態となる（選択される）。 この状ｊａ１でデスト装置よりデスト信号とクロックを
出力し、回収されるチップ２２２の出力を解析す才しば
良い。次にチップ２２２上の部分回路■が正常か異常か
を検査する方法を説明する。第１６図（ｂ）の検査対象
■に対する検査が、この場合に該当する。この場合には
、ナスト用マスター回路上のチップ２２４　（ａ）が選
択される。さらに第５図（ａ）　、　（ｂ）で説明した
ように、２２４　（ａ）上の正常であることのわかって
いる部分回路のど、２２２上の部分回路■が選択され接
合状態とされる。２２２からの出力は１α接２２３　（
ｄ）、（ｅ）に回収される。この状１１ｐでテスト装置
よりテスト信号とクロックを出力し、回収さ才りるチッ
プ２２２の出力を解析する。所望の出力が得られるか否
かによって、チップ２２２−１−の部分回路■の■゛、
異常を判別できる。 次に、チップ２２２＋の■部分回路を検査する場合には
、第１６図（ｂ）の検査対象のに対する検査操作を行な
う。この場合には２２２」−の■部分回路と、チップ２
２４　（ｂ）十の正常であることのわかっている■部分
回路を接合したものに対して検査がおこなわれることに
４Ｃす、チップ２２２１−の■部分回路の正異常を判別
できろ。 第１７図（８）は、本発明における他の検査実施例を示
す。第１６図（？ｊ）の実施例によって、多くのチップ
を検査しようとすると、検？１１のたびに事前の段取り
作業どしてテスト装置側と検査対象チップの入出力端子
とを接続させる必要が／ＪＥしる。 通常、県債回路生産は、きわめて人ず生ｌｉｒ的！、Ｊ
・１゛〔２（・１１を呈する。このため、上述した段取
り作）５の手間をはぶさ、検査効率を高めることは吏・
）！３７．’１・ｊ’Ｐ：　＋ＡｊＩである。通常の年
債回路生産においては、つｊハど呼ば九るＪ）ｌ−板−
１〕に多くのチップがルｉｊ；’ｉさ４シ、：、＋１、
を切り出した後に実装し、完成品とされろ。Ａ、実施例
の特徴は、ウェハ上に多くのチップが同ｌｌ’、７に作
成さＪしるという点に着目し、ウェハ１にチップ間の配
線を作成しておき、これを利用し〔仔ｉ　ｉ’ｊ：を・
−υ率１ヒするという点である。 ４・お、以ｌ・の実施例の主眼は、ウェハー１−のチッ
プ間にあらかしめ配線をしておき、こ１しを利用し。 て倹Ｈを実施するという点にあるのこ°説明の簡略化の
ために第１６図（、）の実施例のチップ２２２のかわり
に、第１７１ン１（ｂ）の２５（〕のデツプを用いる。 ２５０は、２２２の２つの切１／々え入力、：：ｊ、Ｉ
　ｊｌ　１５（ａ）、（ｂＪを例えば第９図（ａ）　、
　（ｂ）の−”：　Ｍ　（ｐｌｌ　；。 用いて１本の端？２５２のみでまにあうようにしである
。また、第１７図（ｂ）の２５３　（ｉｌ）、（ｂ）、
（（、）は第１６図（ａ）のチップ２２２の１０９　（
ｃ）、（ａ）。 （ｂ）に各々対応しており、　２５４　（ｂ）、（ｃ）
は１０９（ｄ）、（ｃ）に対応している。さらに、出力
端子２５４　（ａ）は、クロック出力端子であり、入力
端子２５３　（ａ）からのクロック入力をそのまま取り
出せるように設削されているものとする。 さて、第１７図（ａ）に示すように、ウェハ２４０上に
チップ選択用の回路（図に示すように、デコーダ（２３
０）、スイッチ（２３２（ａ）。 ２３３　（ａ）など）、デコーダとスイッチ間の配線（
２３５，（ａ）〜（ｄ））および、各チップへの人力配
線（２３６（ａ）〜（ｃ）など）と各チップからの出力
配線（２３７（ａ）〜（ｃ）など）および、切換入力配
線（２３９）を追加しておく。他方、別途５機能の正常
な回路（チップあるいはダミープログラム）を規範回路
として用意する。今仮にこれが第１７図（ｂ）の２５０
であるとする。 ウェハ上の第に番目のチップを検査したい場合には、チ
ップ選択用入力を２３８　（ａ）、（ｂ）に与え、デコ
ーダ（２３０）を駆動し、第に番目のチップの入出力の
みが活性化され、他のチップの入出力が禁止されるよう
に各チップの人出カスイッチ（２３２（ａ’）、２３３
　（ａ）など）を操作させる。この後、通常のテストを
図の■ｔｎ　（２３９（ａ）〜（Ｃ））より入力し、出
力を■ｏｕｔ　（２３９（ｄ）　＝　（ｆ））より取れ
ば、第に番目のチップの正異フ；（′が判断できる。引
続いて、第に番目のチップの中の〔沙を検査したい場合
には、第１７図（ｃ）の第１行に示すように、第１７図
（ｂ）の２５０のＯ８ば（２５４（ａ）〜（Ｃ））と第
１７図（ａ）の■１ｎ（２３９（ａ）〜（Ｃ））を接続
し、六カＴｏ（２５２より入力）、Ｔｋ　（２３８（ｃ
）より入力）によって○　（２５１（ａ））’、＠を選
択し、デス人力人カを○、、（２５３（ａ）〜（Ｃ））
に与え、デス出力出カを■ｏｕｔ　（２３９（ｄ）〜（
ｆ））により取る。（）を検査したい場合には、■。ｕ
ｔ　（２３９（ｄ）〜（ｆ）と○＋ｎ　（２３’　５　
（ａ）−’（ｃ））を接続し、ｒ０（２５２より入力）
、　Ｔ５　（２３８（ｃ）より六カ）によって０，０を
活性化させ、テスト六カを■、、（２３９（ａ）〜（Ｃ
））に与え、出力を（す。ｕｔ−（２５４（ａ）〜（Ｃ
））より取る。 なお、ウェハ上のデコーダ、スイッチ、チップへの入力
配線、チップからの出力配線が故障した場合には、ウェ
ハ上のチップの内いくつかを検査できなくなる場合もあ
るが、デコニダなどが故障する確率はきわめて小さいの
で、このような問題が発生することはきわめてまＪしで
あると期待できる。 第１８図（ａ）は、第１７図（ａ）で、示したウェハ上
のチップを検査する方法をさらに高速化した実施例であ
る。本例を第１７１１（ａ）と比較した場合の主要な差
異は、スイッチＳＷＩ　（２Ｇ　１　（ａ））とＳ　Ｗ
２　（２６１（ｂ））　、およびこれらを動作させる人
力線５Ｓ（２６２）配線２６３　（ａ）〜（ｄ）が追加
配置される点である。 本実施例の特徴は、ウェハ上のチップの内で正異常の検
査の結果、良好であると判別されたチップを規範回路と
して使用し、以後の検査を続行できる点である。このた
め、外部に規範回路（前実施例における第１７図（Ｌ、
）の２５０）を用意する必要が無くなる。また、規範回
路と第１７（ａ）図中の■＋ｎ（２３９（ａ）〜（ｃ’
、））　、■。ｕｔ（２３９（ｄ）〜（ｆ））の接続操
作も不要となる。 本実施例における検査の方法を以下に説明する。 先ず、端子２６４　（ｅ）からの入力によって、５Ｗｌ
（２６１（ａ））　、　ＳＷｚ　（２６１，（ｂ））を
操作し線２６．３　（ａ）と２６３　（ｄ）間の切断お
よび２６３（ｂ）と２６３’（Ｃ）間の切断をおこなう
。次に人力ＳＬ、Ｓ２．・・・・・・５ｎ（２６９（ａ
）〜（ｃ））により検査対象チップを選定しく第１７図
（ａ）の実施例参照）、テス１へ入力を端子ａ　（２Ｇ
　４　（ａ））に与え出力をｂ（２ｅ４（ｂ））から取
る。続いて、入力Ｓｌ’　ｔ　Ｓｚ　’　＋　・：”・
Ｓｎ’　（２７０（ｓ）−（Ｃ））により検査対像チッ
プを選択し、デスト人力をｃ（２６４（ｃ））に与え、
出力をｄ（２Ｇ／１（ｄ））から取る。以上の結果、Ｓ
　Ｗ２　（２６＋　（ｂ））左側のチップの内仮に偽）
、Ｏなるデツプ２６　ｓ　（ａ）が良好とわかったとす
る。以下これを規範回路としてＳＷ２の右側の不良チッ
プの検査を続ける。この場合の操作が第１８図（ｂ）に
まとめである。○を検査したい場合には、入力Ｓ１によ
って規範回路２６５　（ａ）を活性化し、入力８２〜Ｓ
ｎによってチップ２〜ｎ（２６５（ｂ）〜（Ｃ））Ｓｌ
／〜Ｓ’ｉ−１およびＳ　’Ｉ＋ｌ　−Ｓｎ　’　によ
って他を解放する。また、切換入力Ｔｌ　（２６７（ａ
））によって（礎　をバイパスさせＯを活性化する。 また、Ｔ′によってＯを活性化させＯ をバイパスさせる。また、２６４（ｅ）からの入力ＳＳ
によってＳＷ＋　をオン状態、ＳＷ、、をオフ状態にす
る。この状態で、端子ｃ（２６４（ｃ））にテスト入力
を与え、端ｒ−ｂ　（２６４（ｂ））より出力を取れば
良い。 ○を検査したい場合には、ＴＩ　によってＯを活性化さ
せ、Ｔ、　／　によってＯを活性化し、ｓｗｌ　、ＳＷ
２を各々オフ、オンの状態にしたのち、デスト人力をａ
（２１３４（ａ））に与え、出力をｄ（２６４（ｄ））
より取れば良い。 ＳＷ２の右側のチップの、仮に■　Ｏ からなるチップ２６６　（ａ）が良好である場合は、こ
れを規範回路としてＳＷ２の左側のチップを検査するこ
とができる。回路の操作法はト述したものと類似であり
、操作法は第１８図（ｃ）の通りである。 第１９図（ａ）は、第１８図（ａ）をさらにｆｌｉｔ略
化した実施例である。第１８図（ａ）の例ではスイッチ
ＳＷ２　（２６１（ｂ））の左側と右側に少なくとも１
個の良り１回路が必要であるが、本実施例ではウェハ」
１に少なくとも１個の良好な回路が存在する時、それを
規範回路として使用することができる。 ［Ｍ＋において、端子ａ（２８５（ａ））およびｄ（２
８５（ｄ））とはパスライン２８６　（ｉ）によって結
線されている。端子ｂ（２８５（ｂ）とｃ（２８５（ｃ
））を持っ線２８６　（ｂ）と２　ｓ　６　（ｃ）は接
続されていない。仮にＯｌＯよりなるチッ：／’２８０
（ａ）が規範回路として選ばれているとし、Ｏ，Ｏより
なるチップ２８０（ト）を検査するものとする。 チップ２８０　（ｂ）の■を検査するには、切換入力Ｔ
Ｉ（２８７（ａ））によって０　を活性化し。 Ｔ　（２ａ　７　（ｂ））によってＯを活性化する。入
力Ｓ１１＋８１２，８１３．Ｓ１４　により、５Ｗｏ（
２１３１（ａ））、５Ｗｌｚ（２８２（ａ））、ＳＷ＋
３（２８３（ａ））。 Ｓ　Ｗ１４　（２８４（ａ））をＯＮ、ＯＦ　Ｆ、ＯＦ
　Ｆ、ＯＮの状態にし、Ｓｉｔ　＋Ｓ＋ｚ　、ｓ丁３．
ｓｉａにより、ＳＷＨ（２８１（ｂ））、ＳＷ；２（２
８２（ｂ））。 ＳＷ：３（２８３（ｂ））、ＳＷ；４　（２８４（ｂ）
）をＯＦＦ、ＯＮ、ＯＮ、ＯＦＦにする。この後、端子
ｂ　（２８５（ｂ））にテスト入力を与え、出力を端子
ｃ　（２８５（ｃ））より取れば良い。この時、テスト
入力は、端子ｂ　（２８５（ｂ））からＳ　Ｗ　ｉ　２
を経由し、■、ＳＷ１：＋　、５Ｗ１１．　Ｏ，５Ｗ１
４を通って端子ｃ　（２８５（ｃ））に出てくる。 逆に、■を検査するには、切換入力Ｔｌによって■を活
性化し、Ｔ（によって■を活性化する。入力Ｓ　１１　
ｒ　Ｓ　ｔ２＋　Ｓ　Ｌ３　、Ｓ　１４を各々　ＯＦＦ
。 ＯＮ、ＯＮ、０ＦＦ（７）状態にし、Ｓ１１．Ｓ■２゜
Ｓｔ３＋Ｓ１４をＯＮ、ＯＦＦ、ＯＦＦ、０Ｎ（７）状
態にする。この後、ｂ　（２８５（ｂ））にテスト入力
を与え、出力をｃ　（２８５（ｃ））より取れば良い。 この時、テスト入力は、ｂ　（２８５（ｂ））からＳ　
Ｗ１２　、　Ｑ５ＪＪＪｉ）　、　Ｓ　ＷＢ　、　Ｓ　
Ｗｅｔ　、■、ＳＷ；ａ　を経由してｃ　（２８５（ｃ
））に出てくる。 第１９図（ｂ）は、以上の操作をまとめて示したもので
ある。 なお、Ｆ記では２８０　（ｂ）の部分回路Ｏ２■払検査
する方法を説明したが、例えば２８０　（ｂ）自体を検
査する場合には、図上でＳ　Ｗ　；　２１　Ｓ　Ｗ　ｌ
ａのみをＯＮにし、Ｓｌｌ〜Ｓ　１４　。 Ｓ　ｉｌ　、Ｓ　ｔ：ｌをＯＦ　Ｆにして、テスト入力
を２８５　（ｂ）より入力し、出力を２８５　（ｃ）よ
り取ればよいことは明らかである。 以上で、本発明の主要事項に関する説明を終えるが、以
下に若干の事項を補足する。 第１４図（ａ）　、　（ｂ）で説明したような再生時の
実装方式を取る場合には、チップ間（例えば第１４図（
ａ）の１３２′と１３２“）の信号線（例えば１７４　
（ｆ））が長くなり、回路の動作速度が低下するといっ
たＳ′ｇ点がある。第２０図（ａ）〜（ｄ）は、この難
点を解消するためのひとつの実施例を、第２図の口１路
を例に取って説明したものである。 第２０図（ａ）において３００は第２図の回路を実現し
たチップの一側面図であり、第２０図（ｂ）は。 その分解図である。第２０図（ｂ）に示すように、第２
図の部分回路１１０．ｌｏｔ、＋０２に関する入出力端
子を３０１　（ａ）層に取り出しておく。 この時、タロツク入力端子ｌＯ９（ｃ）は、中心線３０
２上に配置し、部分回路１０１からの出力Ｑを取り出す
端子ｚ６（ａ）と、部分回路１０２へのＳ入力を供給す
る端子１１７（ａ）を中心線３０２に対して対称位置に
作成する。同じく、＋０１からのＱ出力、１０２へのＲ
人力用の端ｒ−１１１６（ｂ）と１．１７（ｂ）も対称
位置に作成する。また、部分回路の切り換え入力端子１
１５（ａ）とｒｔｓ（ｂ）も対称位置に作成する。 第２０図（Ｃ）、（ｄ）は本実施例における再生方式の
説明図である。部分回路■が正常で、■が異常であるチ
ップ３００′と、逆に■が異常で■が正常であるチップ
３００“を図のように重ね合わせてフェイスダウンボン
ディングをおこなう。この時、クロック入力端子１０９
（Ｃ）’　とｌＯ９（ｃ）’−切り換え入力端子１１５
（ａ）′と１１５（ｂ）’　、および１１５（ｂ）’と
１１５（ａ）’が重なる。さらに、１１　Ｇ　Ｃａ、）
’　と１１７　（ａ）”。 １、１７　（ａ）’とｌ　ｌ　６　（ａ）１１６（ｂ）
’と１１７　（ｂ）”、　１１７（ｂ）’と′］　１６
（ｂ）″とが各々重なる。 この状態のチップを、例えば第１４図（ａ）に示した、
バゲージ１７０上に設置し、第１４図（ａ）上のＶｃｃ
入力ピン１７４（ｇ）、ＧＮＤ入カピン１７４　（ｅ）
、六入カビン（１７４（ｃ））、　Ｂ人カビン（１７４
（ｄ））、タロツク入力ピン（１７４（ｆ））。 ＱＨ出力ビン（１７４（１１））、ＱＨ出力ピン（１７
４（ａ））をそれぞれ、第２０図（ｄ）の１．１５　（
ａ）’　ｒ　］、　１５（ｂ）’　、１０９（ａ）’　
、１０９（ｂ）’　、ｌ　Ｏ９（ｃ）’　。 １０９（ｄ）’、１０９（ｃ）“に接続する。この時の
配線を容易化するためには、第２０図（Ｃ）に示したよ
うに、チップ３００′と３００”とを若干ずらせて接合
させ、入出力配線３０．３．３０４が図のように容易に
実施できるようにしておくとよい。 このためには、第２０図（ｂ）中の３０１６ｔ）層上の
端子を中心線３０２の方向に長目になるように作成し、
２つのチップを若干ずらせても、双方のチップの所望の
端子が重なるようにしておけばよい。 本方式を実施した場合には、第１４図（Ｊｌ）の実施例
に比較して再生後の回路の動作速度低［：を防止できる
こと、および再生後の回路が、外見上、正常なものに比
べて若干高くなるのみで済み、バゲージ台座の面積を広
くしなくても良いことなとの利点がある。 第２１図（ａ）、（ｂ）はフェイスダウンボンディング
による再生の他の実施例を示す。前例においでは、第２
０図（ｂ）において、例えば端、ｒｌ１６（ｄ）と１１
７（ａ）とを中心線３０２に関して対称位置に作成する
必要があり、端子数が増加した場合には＆ｊ１時の労力
が増す可能性がある。本例では。 この手間を省くことができる。 第２１図（＋１）で３１０は、部分回路の（３＋１）と
■（３１２）を持つチップである。３　ｔ　３　（ａ）
。 （ｂ）は例えば、第８図（ｂ）の１５１部分と同し回路
である。３１４　（ａ）、（ｂ）は第８図（ｂ）の１５
１．　（ｃ）に相当する端子である。３　］　４　（ｃ
）は回路３１２への入力端子、３１４　（ｄ）は、回路
３１１．．３１．２への共通入力端子、３１４　（ｅ）
は、回路３１１への入力端子、３１４　（ｆ）〜（ｈ）
は、再生を目的として設けた内部信号入出力端子、　３
　＋　４　（ｉ）、（ｊ）は出力端子である。また、３
１６は双方向性の信号伝達線である。なお、簡略化のた
めに、ＶｃｃやＧＮＤ等の端子は図示していない。また
、端子３１４　（＝ｉ）−（ｊ）は、第２０１’８（ｂ
）　３０１　（ａ）として示したように、上層に作成す
る。 本回路では、　３１４（ａ）、３１４（ｂ）が”　ｏ　
”入力の時にはスイッチ３１．’　５　（ａ）等の作用
で回路３１１．３１２が活性化される。３１４　（ａ）
、（ｂ）に各々”Ｏ”　、”１”　を与えると回路の（
３１１）が解放され■が選択さ肛、逆に’　＋、　ｒｒ
　、　ｒｒ　Ｏ、。 を与えると回路■が選択され回路■（３１２）が解放さ
れるものとする。チップの検査を完了した時点で、第８
図（ｂ）で説明した方式を用いれば、回路３１３’（ａ
）、（ｂ）の働きにより回路の（３１１）■（３１２）
の選択状況を固定化できることも明らかである。 本実施例では、チップの実装にあたって、第２１図（ｂ
）３１０’および３１０＃に示したように、互いに左右
対称な集積回路を作成する。そのためには、ウェハ露光
時にフォトマスクをＸ’に返しにして用いればよい。 回路が左右対象であるため、３１０′の」二に、３１０
“を裏返して重ねると、端Ｔ−３Ｉ４（ａ）′〜（、ｊ
）’　と３１４　（ａ）′〜（ｊ）“等はすべて重なり
合い、不良チップ上の良好な部分回路同志が端子・３１
４　（ｆ）、（ｇ）、（ｈ）を介して相補的に動ｆドし
合うため、再生を実現できることは明らかである。 第２２図（ａ）は本発明の集積回路をパッケージ」−に
実装するための実施例を示す。以下の説明では、仮に第
２０図（ａ）　、　（ｂ）の集積回路を用いる。 本実施例はすでに配線を施した台座３２＋を用意してお
き例えば５１（３２２）に回路Δ（第２０図（ｂ）の１
０１）、回路■（第２０図（ｂ）の１０２）共に良品チ
ップを例えばフェースダウンボンディングすれば外部ピ
ン（３２５（ａ）、（ｂ）など）と正常の入出力接続が
５ｌ（３２２）上でおこなわれ、ま起回路ののみ良品チ
ップおよび回路■のみ良品チップを各々Ｓ２　（３２３
Ｌ　Ｓコ（３２４）にフェースダウンボン−ディングす
ればＳ２上のチップ内の回路の個入力端子（第２０図（
ｂ）の１１５　（ａ）、（ｂ）、ｌ　Ｏ９（ａ）、（ｂ
）、（ｃ））、Ｓ３上のチップの回路■側出力端子（同
、１０９　（ｄ）、（ｅ））゛が外部ピンと接続され、
さらにＳ２上のチップ内の回路■と８３上のチップ内の
回路■の間の内部信号（例えば１１６　（ａ）と１．１
７（ａ）間の信号など）が台７４上で自動的に接続され
るように配線をおこなっておく。この実施例によれば、
正常チップの実装および再生時の実装にＪ′賞＼て別４
・のパッケージを用意する必要がなく、またワイヤーボ
ンディング工程を必要としないため工程時間を短かくで
きる利点がある。 第２２図（１，）は他のパッケージで実装法の実施例を
示すもので、第２２図（ａ）ではフェースダウンボンデ
ィングが必要となるためパッドを台座位置との位置ぎめ
がむずかしいという欠点があるため、こｔシを解消せし
めることを目的とする。すなわち本実施例では、チップ
マウント部のまわりに配線領域（３３１）を設けておき
、ここに通２：（のボンディング工程によりチップを実
装すれば夕１部ビンとの接続および内部信号の自動接続
が実現できるものである。なお、本図は第１４図（ａ）
の外装実施例に対して、木刀式を適用した例である。 第２３図は本発明の他の実施例を示すものである。本実
施例は通フ；（′需要の多い回路■　■（３４０）回路
◎　◎（３４１）を同一チップ上に形成しておく。この
ようにしておけば前述したように良品回路■■、再生回
路■十■、良品回路◎　Ｏ１再生回路◎＋◎という組み
合わせにより、高歩留りで回路■　■、回路◎　◎の機
能をもつ集積回路を供給することができる。さらに本実
施例においては回路■＋０、回路■＋◎、回路■＋◎、 回路■十◎という集積回路も提供することがＩｒ５能と
なる。たとえば切換入力を３５０に与えて回路■（３４
３）をバイパスさせ端子：３４７に回路■の内部入出力
信号を出力させこれを端１′−３４８ど接続して回ｖ１
）◎に入力し３５１からの切換人力に。■、っ°Ｃ回路
◎３４５をバイパスさせか、ば、３４６，３４９の外部
ビンにより回路■◎を動作させることができる。本実施
例でＩＪ例えば従来では非常に需要の小さな回路■　Ｑ
等を実現するためにわざわざそのための設ａ１、Ｈ”ｙ
作も必要としていたのに対し、ここではそのための１ｆ
Ｈｌと試イ旧ま必要とせず回路■　■又は回路◎　０と
いう６１７要の大きな集積回路を１妾続させるだけで回
路■　◎等を実現できるため開発のためのコストを大幅
に引き下げることができる利点がある。 第２４図は、本発明による集積回ＶｆＳ製造法の全体的
な実施手続きの概要を示すものである。以前に説明した
各種の実施例の組合せ方により、製造７：施手続きも種
々異なったものになるが、以トでは概要を説明するため
に留める。図のフローチャー１−において斜線をほどこ
した箱は従来の曹・通の集積回路製造法と類似する部分
である。 回路設計（３８０）において、第２図、４図。 ５図（，１１）、６図、１１図（ａ）’、１２図、１３
図（ａ）。 （ｂ）、２０図（ａ）、（ｂ）、　２１　（ａ）、（ｂ
）の実施例で説明したように、部分回路間の切り換え回
路等を追加し、逓積回路の再生が可能となるようにして
おく。必要に応して、第８図（ａ）〜（Ｃ）、第９回（
ａ）。 第１０図（ａ）で示したような切り換え（ａ号発生回路
を追加設Ｒ（しても良い。 次に、ウェハ製造（３８１）を行う。この点は通常は従
来と同様である。通常方式ではシリコン基板上に多数の
チップが作成される。（第２１図（ａ）　、　（ｂ）実
施例の場合にはポジ版とネガ版が作成される）。 続いて、このウェハ上の３１数のチップに対して検査お
よび必要に応じて部分回路選択の固定化（３８２）　を
行なう。 検査にあたっては、第１６図（ａ）、１７図（ａ）。 （ｂ）、１８図（ａ）、（ｂ）、（ｃ）、　１９図（ａ
）、（ｂ）で説明した回路を使用すればよい。 部分回路選択の固定化にあたっては、例えば第８図（、
）〜（ｃ）の回路を用いることができる。 次に、例えば第１５図（ｄ）、（ｅ）の実施例に示ずよ
うなチップマーキング（３８３）を実施し、チップの特
性を表示する。別法としては、各チップの特性を１１算
様に記憶する方法も可能である。 次にスクライビング（３８４）によ−１て、にｌコーハ
」二のチップを切り出す。 次に、例えばチップ上のマーク（３８３で実施したもの
）にもとづき、以後の製造法を選択（３８５）する。良
品の場合には、実装（：ＩＲ［ｉ）すなわち、バゲージ
上へのチップのマウント、チップ上の入出力端子とバゲ
ージの入出力ビンとの配線、カバー設置などを実施し、
入出力ビン７ノ臼゛〕の最終検査（３８７）を実施し、
良品につい℃はバゲージマーキング（３８８）を行い完
成品と４−る。 ３８５で不良品であったチップについでは、さらに、例
えばチップ上辺マークによって、再生ｉｔｒ能品か否か
を判定しく３８９）、不可能品は廃棄（３９７）する。 再生可能品については、別途室められた製造方針にもと
づき２分離再生するか接合再生するかのモート選択を行
なう。　（３９０）。 接合再生する場合（第２図、４図、５図（８）。 １１図（ａ）、１２図、１３図（ａ）、２１図（ａ）実
施例については、これが可能）には、第１４図（ａ）。 （ｂ）、第２０図（ａ）〜（ｄ）、第２１図（ａ）、　
（ｂ）　。 第２２図（ａ）、（ｂ）で説明したように実装（３９１
）し、外部入出力ピンからの最終険査３９２の後、良品
について例えば、第１５図に１）〜（ｃ）実施例による
バゲージマーキング（３９３）をおこない完Ｉ戊品とす
る。 分離再生する場合（第２図、４図、５図（ａ）。 ６図実施例については、これが可能）には、実装３９４
　（実施例の図説明は省略したが、良品の場合の実装ｆ
１３８　Ｇとほぼ同様の方式で、チップ上の入出力端子
とバゲージの人出力ピンとの配線状況を変更する方式や
、第２２図（ａ）、（ｂ）実施例から容易に類推できる
方式などを利用する）の後、バゲージの入出力ビンから
最終検査を実施し、良品につい”Ｃは、第１５図（ａ）
〜（ｃ）実施例によるバゲージマーキング（３９６）を
おこなって完成品とする。 前述したように、従来の製造法では、Ｊｉ６　’ｆｒチ
ップは、チップ総生産量の５０％にも達しでいたが、接
合再生実施例手続きによって、Ｂ’６棄チップを１０％
程度におさえることができる。また、分ｔｒｉｌｌ再生
実施例手続きによっても、廃棄チップを１０％程度にお
さえることができる。 以上述べたように本発明により従来不良品として捨てら
れていたチップの多くの部分が良品として再生すること
ができ、集積回路チップの歩留りを大幅に向上すること
がモきる。 なお本発明実施例の説明においては主に集積回路チップ
の２分割法について述べであるが一般的に複数個への分
割を考えれば本発明の効果が更に大きくなるところ明ら
かである。またチップのパッケージへの実装においては
、再生ｉｊＪ能チップの不良部分をレーザ、カッター等
で切断分離し、良品部のみをバゲージ上に設置するよう
にすれば実装密度を大きくすることができる。

【図面の簡単な説明】

第１図は従来の８段シフ１〜レジスタの回路図、第２図
は本発明の第１の実施例の８段シフトレジスタの回路図
、第３図は第１の実施例のタイムチャー１〜図、第４図
は第２の実施例図、第５図（ａ）は第３の実施例図、第
５図（ｂ）は第３の実施例の簡略表示１＋＝ｉｌ、第５
１７ｔｌ（ｃ）は接合再生図、第６図は第４の実施例図
、第７図は第４の実施例の入力Ｔｌ　＋　１”２にス・
１する部分回路の選択状況説明図、第８［ン！（ａ）、
（ｂ）、（ｆ二）は再往用切１負イ言８の固定化のため
の回路図、第１ｊ図（ａ）は３値人力２値変ＪニＳ回路
図、第１）図〔ｌ〕）は該回路の論理図、第１０図（ａ
）は時系列パルス人力２値変挽回路図、第１０図（ｂ）
は該１回路の論理図、）′５１１図（ａ）は第５の実施
例であるカウンタ回路図、第１１図（１，）および（（
１）は、回路１　ａ　３　（ａ）〜（ｅ）の詳細図およ
び略記記号図、第１２図は第５の実施例の入力端子数を
削減した改良回路図、第１３図（、）は第６の実施例で
あるアナログ回路図、第１３図（ｂ）は該回路の再生の
ための切換え説明図、第１４図（ａ）および（ｂ）は実
装図、第１５図（ａ）〜（ｅ）は使用不能端子の表示方
法の説明図、第１６図（ａ）および（ｂ）は検査回路図
および検査のためのスイッチ接続関係図、第１７図（ａ
）　、　（ｂ：＋　、　（ｃ）、第１８図（ａ）　、　
（ｂ）　、　（ｃ）および第１９図（ａ）、（ｂ）は、
ウェハ配線を利用した検査回路図、第２０図（ａ）〜（
ｄ）はフェースダウンボンディング図、第２１図（ａ）
、（ｂ）はポジ、ネガ版による再生説明図、第２２図（
ａ）、（ｂ）は実装図、第２３図は２つの回路の部分接
合回路図、第２４図は再生工程を説明するためのフロー
図である。 第　５　目（ｂ、１ 猶　ｒｓ　ｔＥ［す ｔＵ）（ＩＬ） ）　７　凹 ￥Ｊｇ図（リ　第８図（ｂ） １　９　凶　（θ５） 第　ｑ　目　（ｂン ■　１１　図　（ｂ） ￥１１１図（０ 第　１４　図（幻 ）３２’ 第１４　図　（ｂ） 第　１６　図　（θ−ン 穿１５図（０−）　￥７３１５図（ｂ）％　７５図＜ｃ
ｔ）％　ｒｓ　ｆｆｌ（ｅ）η　１３　図　（ｂ） 第　１３　図　（Ｃ） ％　２１　図（０−） 第　２１　１￥１（ｂ） 殆　２２　図体） 充２２図ζｂ）

Claims (1)

1. 【特許請求の範囲】 人力信号を信号処理して出力信号を得る半導体集積回路
   において。 −に記入力信号を信号処理するための少くも１つの回路
   部と。 第１の入力に応答して、上記入力信号を上記第１の回路
   部を介して第２の回路部に人力するか、上記人力信号を
   直接第２の回路部に入力するかを制御する手段と、 第２の信号に応答して、上記少くも１つの回路部のいず
   れかの出力信号を選択して外部に出力する手段とを備え
   たことを特徴とする半導体集積回路。