JPS6069913A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、パルス幅変調回路に関するもので、特に、階
調印写が可能なラインプリンタにおけるパルス幅変調回
路に関するものである。

従来のパルス幅変調は、のこぎり波を発生させて、アナ
ログ信号と比較器にかけることによって階調変化を行な
っていた。

この場合、アナログ信号を使用するので、集積化ができ
にくく、高価格で汎用面にも問題があったため、従来の
、ラインプリンタに階調をもたせることは、今まで実現
することができなかった。

一方、従来のラインヘッドには図１に示す様に１−シフ
トレジスタ、２−ランチ、６−ドライバから成る集積化
されたＩＣドライバで動くものがある。

図１はＩＣドライバとヘッドの構成で、１はシフトレジ
スタ、２はラッチ、６はドライバ、４は工０ドライバ全
体、５はヘッドである。こうした工Ｃドライバでは、各
ドライバに対し１ｂｉｔ分の信号線路しかなく、階調を
もたせることができなかった。

本発明は、かかる欠点を除去したものである。

デジタルレベルで処理性なうので、集積化が可能であり
、第１図に示されるような工Ｃドライバで動くラインプ
リンタに階調をもたせることができる様になった。

このため、低価格で汎用性のある階調ラインプリンタが
可能となった。

以下、実施例に基づいて本発明を■゛ｅ細に説明する。

第２図は実施例の回路構成のブロック図で１−人力信号
ゲート（以下久方ゲートとする）２−メモリの書き込み
用アドレス発生器（以下、Ｗ−アドレス器とする） ３−Ｗ−アドレス器のゲート（以下Ｗゲートとする） ４−メモリの読み出し用アドレス発生器（以下、Ｒ−ア
ドレス器とする） ５−Ｒ−アドレス器のゲート（以下Ｒゲートとするン ６−メモリ ７−参照信号発生器（以下Ｓカウンタとする）８−比較
器 ９−制御信号発生器（１〇−制御信号）１１−画像信号
発生器 １２−シフトレジスタ（１６−制御信号）１３−ラッチ
　１４−ドライバである （１２〜１４は集積化が可能で以下まとめて１５−工Ｃ
ドライバ　とする） 回路中のゲートの開閉、アドレス器のリセット。

カウント、メモリの書き込み、読み出し制御、データの
入力、出力、８−カウンタのカウントなどは、すべて９
の制御信号で同期がとられている。

メモリは制御信号１０が“Ｈ”のとき読み出しを、制御
信号が′Ｌ”のときに、書き込みを行なう。階ｉｌｉ数
を２７　とすれば、１周期のくり返し時間の間に、ｎビ
ットのデータを１回の書き込みと２ｆ′回の読み出、し
を行なうことによって、２１回きざみのパルス幅変換な
行なうことになる。例えば、第３図は、１度に書き込ま
れるデータ数を５１２個で１個あたり６ピツトの内容を
持ち、階調が２６の場合のタイミングチャートである。

１は制御信号１０で、２は書き込み、読み出しの状態を
示したもので、斜線部で書き込みを行ない、読み出し時
間でＯ〜６３まで、６４回、このデータを繰返し読み出
している。

■はラッチタイミング、■は個々のデータの読み出し状
態、■はシフトレジスタの制御信号１６である。ここで
４ではデー多を順に０〜５１１まで番号づけしである。

参照信号器は制御信号１０の書き込み時間の終わりにリ
セットされて、６４個カウントするから、■の信号の？
７Ｌ番目の読み出し時には、常の値であり、常と各デー
タ値を比較器で比較してデータ値の方が大きければ“Ｉ
　ＨＮ３小さければｔｔ　Ｌｐｐの信号ヲシフトレジス
タへ送る。５１２のデータが転送終了後、■のタイミン
グでラッチ１６でラッチする。第４図は、比較器がＩＣ
ドライバへ送る信号を各場合について示したもので、ｄ
は個々のデータが持つ階調で、８は、参照信号の値であ
る。

例えば１０番目のデータが２２／２６の階ル１１をもっ
ていた時、参照信号が２２になるまで合計して２２回、
工ＣドライバーへＨ”の信号を送ることになり、２−２
以降は“Ｌ”の信号になる。次に、ＩＣドライバーのシ
フトレジスタによって１０番目の所定のラッチの位置に
信号は送られる。ラッチで“Ｈ”が入った時、その信号
をとどめておけば、２２回の”Ｈ”信号はつながり一つ
のパルスになる。つまり、２２／２６階調のパルス幅を
もったパルスとなって、このパルスがドライバへ送られ
る。

このようにしてパルス幅変調が行なえるが、階調、デー
タ数は、メモリの容景、制御信号を変えることによって
、変化させることができる。

しかしデータ数２階調が増えると、アドレス等が高速化
し、メモリが対応できなくなる場合がある。

この場合、メモリ、比較器、ＩＣドライバ（シフトレジ
スタ、ラッチ、ドライバ）を多段にしてやればよい。

第６図は、３段の場合で、１〜１６までのデバイスは、
第２図と同じものである。この時、６つのメモリでデー
タを読むから、１個のメモリは、総　− データ数の４のＴ−夕を読めばよく、速度も３に落とす
ことができる。

このようにして、多段のブロックにすれば、１度に書き
込むデータ数が増加しても、対応することができる。

また、第２図の回路だと制御信号が′Ｌ”の時、メモリ
は書き込み状態で読み出しをしないから出力が書込み中
はないことになる。

＠６図はこの欠点を除去したもので１〜１６までの名称
は図２と同じで、メモＩＪ　、　Ｗ−ゲー）ＩＲ−ゲー
ト、入力ゲートは、αとｂの二重ブロックになっている
。１７は出力ゲートである。この回路では、片方のブロ
ックが書き込み状態のとき、もう一方のブロックは読み
出し状態になっており、必ずどちらか一方のメモリから
出力があることになる。

これによって、常に出力がＩＣドライバのシフトレジス
タに伝えられるし、書き込み時間を読み出し時間と、同
じたけとることになるからデータの書き込みを図２の回
路にくらべ、ゆっくり取ることができる。

さらに、第６図の二重ブロックの回路を、第５図の様に
多段にとることができる。

第７図は、三段にした場合の実施例で１〜１７まで名称
は第６図と同じである。

αとｂのゲートは、す任て（逆相で同期してあり、どち
らか一方のゲートが開いていれば、もう片一方のゲート
は閉じている。

この方式は前述の通りで、画像信号発生器から１度の書
き込み時間に送られるデータ信号が増加したり、書き込
み速度が速くなっても、多段にすることによって十分対
応できる。

以上の様に本発明は、階調データをパルス幅変調をした
パルスにして直接従来のラインプリンタに伝送すること
ができる。

例えば従来のサーマルラインヘッド等に使用されている
ドジイバエＣをそのまま用いて、階調プリンタを実現す
ることができる。

【図面の簡単な説明】

第１図は、集積化が可能な工Ｃドライバで、１−シフト
レジスタ、２−ラッチ、３−ドライバによって構成され
る。 第２図は、パルス幅変調回路のブロック図。 １−人力ゲート、２−書き込みアドレス発生器、３−書
き込み用ゲート、４−読み込みアドレス発生器、５−読
み込み用ゲート、６−メモリ、７−参照信号発生器、８
−比較器、９−制御信号発生器、１〇−制御信号、１１
−画像信号発生器。 １２−シフトレジスタ、１３−ラッチｊｉ４−ドライバ
、１５−工Ｃドライバ、１６−シフトレジスタの制御信
号。 第５図は、１回あたり５１２個、６ビツトのデータを２
６階調のパルス幅変調したときのタイミングチャート。 ■−制御信号〔図２の１０〕、■−書き込み（斜線）と
読み込み（０〜６３）のタイミング。 ■−ラッチ（図２の１３ンのタイミング、■−個々のデ
ータのタイミング、■−シフトレジスタの制御信号（図
２の１６） 第４図は、比較器から工Ｃドライバへ送られる信号値の
表 ｄ−データ信号の階調 ８−参ｊ（（）信号値 第５図は、三段式パルス幅変調回路 １〜１６まで名称は図２と同じ 第６図は、αブロックとｂブロックを持つ。二重式パル
ス幅変調回路 １〜１６は図２と同じ名称 １７−出力ゲート 第７図は、図６の回路を三段式にした回路で、二重式三
段パルス幅変調回路 １〜１７は図６と同じ 丁、続補正書（自発） 昭和５９年２７Ｉ２７日 Ｌ　’ＪＦ件の表ンＪ（ ｌｌｌ’イ和５８年　特、１１蘭１２１″１１７７４９
Ｂ　、；３　補止をする者 （２３６）株式会社諏訪精工舎 ４、　Ｉｌｌ：　１１！　／、　代表取締役　中　村　
恒　也“　１１　／　−７」 手続補正書（自発） １、　明細書　２頁下から５行目 「従来のラインヘッドには図１に示す様に」とあるを、 「従来のラインヘッドには第１図に示す様に」に補正す
る。 ２　明細書　２頁下から１行目 「図１はＩＣドライバとヘッドの構成で、」とあるを、 「第１図［ＩＣドライバとヘッドの構成で、」に補正す
る。 ３　明細書　５頁下から８行目 「ここで４ではデータを順に」とあろを、「ここで■で
はデータを順に」に補正する。 ４、　明細書　６頁２行目 「第４図は、比較器が」とあるを、 「表−１は、比較器が」に補正する。 ５、　明細書　７頁５行目 ［第６図は、５段の場合で、」とあるｔ、［第５図は、
５段の場合で、」に？＋ｌｉ圧する。 ６．　明細書　７頁下から５行目 「第６図はこの欠点を」とあるを、 「第５図はこの欠点を」に補正する。 ｌ　明細書　７頁下から４行目 ［の名称は図２と同じで、」とあるを、「の名称は第２
図と同じで、」に補正する。 ＆　明細書　８頁７行目 「書き込みを図２の回路にくらべ、」とあるを、 「書き込みを第２図の回路にくらべ、」に補正する。 ２　明細書　８面９行目〜１０行目 「第６図の二重ブロックの回路を。第５図の様に」とあ
るな、 「第５図の二重ブロックの回路を、第４図の様に」に補
正する。 １０、明細４８頁１１行目〜１２行目 「第７図は、三段にした場合の実施例で１〜１７ｆで名
称は第６図と同じでるる。」とあるを、 「第６図は、三段にした場合の実施）ｙｌｌで１〜１７
−ｊで名称は第５図と同じであ゛る。」に補正する。 １１、明細書　１０百６行目、同５行目、同７行目、同
１５行目、同１６行目 「図２」とあるを、 「第２図」に補正する。 以上 代理人　最　上　務 丁　続？＋ｌｉ　＋１：　＋’、Ｆ　（方式）％式％ Ｚ発明の名ｈ５ パルス幅変調回路 ３　抽ｉ１をす乙δ ・ＩＩ　ｆ’ｌとの閉側 １１ｔｈｎ・１人東京都新宿区西新宿２丁目４番１号（
２３６）株式会社諏訪精工舎 ４　代　理　人　代表取締役　中　村　恒　也手続補正
書（方式〕 １、　明細ち６負４行目と５イｊ目の間に下記の表を挿
入する。 表−１ ２、　明細書　１０頁８行目〜１１行目「第４図は、〜
参１１４（信号値」とあるを削除する。 ５、　明細書　１０負１２行目 「第５図は、三段式パルス幅変調回路」とある金、 ［第４図は、三役式パルス幅変調回路」４、　明細書　
１０貞下から７行目〜同６行目「第６図は、ａブロック
とｂブロックを持つ、二重式パルス幅変調回路」とある
を、 「第５図は、ａブロックとｂブロック金持つ、二重式パ
ルス幅変調回路」に補正する。 ５、　明細書　１０負下から６行目〜同１行目「第７図
は、図６の回路を三段式にした回路で、二重式三段パル
ス幅変調回路１〜１７は図すと同じ」とある盆、 「第６図は、第５図の回路を三段式にした回路で、二重
式三段パルス幅変調回路１〜７は第５図と同じ」に補正
する。 ６、　図面　第４図を削除する。 Ｚ　図面「第５図、第６図、第７図」を朱子訂正の如く
、 「第４図、第５図、第６図」に補正する。 以　上 代理人　最　上　務

Claims (2)

【特許請求の範囲】
1. （１）　信号入力ゲート、メモリ、メモリの書き込みア
   ドレス発生器、および第一ゲート、メモリの読み出しア
   ドレス発生器、および第二ゲート、参照信号発生器、比
   較器、制御信号発生器、シフトレジスタ、ラッチ　から
   構成され、該メモリから読み出されたデジタル信号のデ
   ータを階調数回繰返し参照信号と比較した結果を該シフ
   トレジスタへ転送した後該ラッチへラッチすることを特
   徴とするパルス幅変調回路。
2. （２）　該信号入力ゲート、該メモリの書き込みアドレ
   ス発生器、および第一ゲート、メモリの読み出しアドレ
   ス発生器および第二ゲート、参照信号発生器、比較器、
   制御信号発生器を有し、該メモリ、該比較器、該シフト
   レジスタ、該ラッチで構成されるブロックを並列に複数
   個有することを特徴とする特許請求の範囲第一項記載の
   パルス幅変調回路。