JPS60684B2 - 制御装置のインターフエース - Google Patents

Description

【発明の詳細な説明】 本発明はプログラムシーケンス制御装置、ストアードプ
ログラムシーケンス制御装置等のシーケンス制御装置や
汎用電子計算機等の制御装置に使用して最適な制御装置
のインターフェースに関するものである。

従来、シーケンス制御系における入出力機器の動作情報
を予め定められた番地に各部の状態別に記憶しているＲ
ＯＭ等の記憶装置を有し、該記憶装置から読み出すべき
情報の番地を指定するプログラムカゥンタにより指定さ
れた番地の情報を読み出し手段で読み出し所望のシーケ
ンス制御を行うストアードプログラム方式のシーケンス
制御装置においては、読み出し手段で読み出された情報
に従って出力機器を駆動するための部分（出力インター
フェース）と外部条件（入力条件）にしたがってプログ
ラムカウン夕によって読み出されるプログラム記憶部１
，のプログラム命令の歩進を制御する条件を発する部分
（入力インターフェース）の取り合いは、第１図に示す
如く、ストアードプログラム方式のシーケンス制御装置
（以下単に制御装置という）の入出力信号線ｍ，〜ｍｎ
に条件（入力）制御要素部（入力インターフェース）、
出力制御要素部（出力インターフェース）３，〜３ｎを
接続して使用するには、各インターフェース３・〜３ｎ
それぞれ個々が独自の番地を持った制御要素（タイマ、
カウンタ、入出力素子等）が必要であり、従って制御容
量が多くなればそれに比例して当然独自の番地を持った
入出力インターフェースの数も多くなり、またその配線
の引き回しも極めて複雑かつ面倒になり、誤配線等の問
題も多く発生し、保守点検にも不便をきたしているのが
現状である。

さらに各インターフェース３，〜３ｎは個々に独自の番
地を持っているので、各インターフェース相互の互換性
がなく、制御点数に対応した数だけの個別のインターフ
ェースが必要でありこの点に於ても、大変取扱いに〈し
、ものであった。またこの事は当然製品コストの面にも
影響しコスト高の製品しか提供できない欠点を有する結
果となっていた。本発明は上記従来の欠点に鑑み提案さ
れたものであり、制御装置の番地指定信号数に対応する
番地指定信号線を有するとともに、前記制御装置の制御
命令信号数に対応した数の制御命令信号線を有し前記番
地指定信号と制御命令信号とがあらかじめ定めた条件と
なったとき動作するゲート回路により構成し、前記ィン
夕−フェースを複数接続して制御を行うに際し、そのイ
ンターフェースの番地指定は制御装置に最も近いインタ
ーフェースが第１（初期）番地のインターフェースとな
り、すなわち各ブロックの番地指定線の入口と出口を順
次（１つづつ）ずらしておくことによって、以降の各イ
ンターフェースの番地は番地指定信号線を前記第１番地
の番地指定信号線より打頂次（１つづつ）ずらせて接続
する事により前記インターフェースに別個にそれ自体で
特定の番地を持たせることなくして特定の番地（第２番
地、第３番地、・・・・・・という様に）その差込み順
に基づき順次付与決定することを可能とし、もって接続
順に自動的に各インターフェースの番地づけを行う様に
したものである。

従って本発明にあっては同一構成のインターフェースを
単に順次増設接続するだけで各インターフェースの番地
づけが増設接続順に行えるとともに、各インターフェー
スはそれ自体では独自の番地を持っていないので、イン
ターフェース相互間の互換性があり、取扱いが大変便利
である。またインターフェースは同一構成のもので良い
ので大量に生産する事ができ、制御装置全体のコスト低
減も計れるものである。以下本発明の一実施例を第２図
とともに詳細に説明する。

１は第１図と同様のストアードプログラム方式のシーケ
ンス制御装置（以下単に制御装置という）であり、１，
はＲＯＭ等で構成されたプログラム記憶部、１２ はプ
ログラムカゥンタ、１３ はプログラムカゥンタで指定
された番地の情報の読み出し等の処理を行う中央処理装
置である。

ＰＧはパルス発生器である。そしてこの制御装置からは
信号線１′，〜！′４に１対１に対応した各インターフ
ェース４．〜４４への番地指定信号が送出されるととも
に、さらに信号線１′５〜１′８を介して制御命令信号
（例えば、出力インターフェースの信号出力状態の点検
をせよ、タイマを動作させよ等）が各インターフェース
へ共通に供給される構成となっている。４，〜４４ は
前述した入出力機器等と信号の授受を行うインターフェ
−スで、該インターフェース４，〜４４ には制御装置
の番地指定信号数（この場合、１番地〜４番地）に１対
１に対応して番地指定信号線Ｔ，〜ｔ，Ｔ′，〜Ｔ′４
が配線されており、前記信号線間１′，〜１′４，Ｔ，
〜Ｔ４，Ｔ′，〜Ｔ′４・・・・・・はコネクターＣＮ
，〜ＣＮ４で接続されている。

そして例えば信号線１′，に番地指定信号が発生すると
インターフェース４・の番地｛すなわち第１番地（初期
番地）｝が指定された事になり、この信号はゲート回路
５，に入力する如く動作する。また、前記制御装置の制
御命令信号数（この場合４種類）に対応して制御命令信
号線Ｔ′５〜Ｔ′８，Ｔ″５〜Ｔ″８……が配線されて
おり、前記信号線１′５〜１′８間はコネクターＣＮ′
，〜ＣＮ′４で接続されている。

そして前記信号線Ｔ′５〜Ｔ′８，Ｔ″５〜Ｔ″８…・
・・はそれぞれゲート回路５．〜５４に入力している。
すなわちこの制御命令の信号のうち制御装置により指定
された特定の制御命令と前記番地指定信号が特定のゲー
ト回路に同時に存在する事によってそのゲート回路の出
力ＯＵＴ，〜ＯＵＴ４に接続された各要素｛例えば、検
出スイッチ、タイマトカゥンタ等（図示せず）｝を動作
ごせ被制御系を制御するものである。而して制御命令信
号線１′５に信号が発生していればこの信号はゲート回
路５，〜５４ に入力する。

この状態において前記番地指定信号線１′，に信号が発
生することによってゲート回路５．は条件が一致し、当
該インターフェース４，が選択されたことになり、該イ
ンターフェースの出力ＯＵＴ，に接続された所定の制御
系が制御されるものである。以降同様に例えば番地選択
信号線１３‘こ信号が発生すればインターフェース４３
が指定されたことになり、制御命令との条件が整えばそ
のインターフェース４３に接続された被制御系の制御を
行うものである。以上の通り本発明によれば、各入出力
インターフェースの番地は、各入出力インターフェース
自身が独自で持っているものではなく、単に、各入出力
インターフェース間を接続する番地指定信号線の接続順
を順次づらして接続するようにしておくことにより各入
出力インターフェースの接続順による物理的配置によっ
てのみ規定されるものである。従って、本発明によれば
各入出力インターフェースの接続順序の単に変更するだ
けで自由に制御装置に対する各インターフェースの番地
付け及びその変更が行なえるものである。

この様に本発明は、制御機器に対する各入出力インター
フェース機器の機器番地が電気的手段によらず単なる各
インターフェースの接続順にのみ依存して決定されるた
め、その番地付けは極めて信頼性が高く取扱いもきわめ
て容易なシステム構成を可能ならしめるとともに、各入
出力インターフェースは全く同一の構成である為量産等
に最適で歩留りもよく、低価格の製品を提供できるもの
である。

【図面の簡単な説明】

第１図は従来の制御装置のインターフェースを示すブロ
ック線図。 第２図は本発明の制御装置のインターフェースの一実施
例を示すブロック線図である。１・・・・・・制御装置
、４，〜４４・・・・・・入出力インターフエース。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. １ 制御装置の番地指定信号数に対応する番地指定信号
   線を有するとともに、前記制御装置の制御命令信号数に
   対応する数の制御命令信号線を有し、前記制御装置から
   送出される番地指定信号と制御命令信号とがあらかじめ
   定めた条件となったとき動作するゲート回路とにより１
   つのインターフエースを構成し、該インターフエースを
   複数接続して制御を行うに際し、そのインターフエース
   の番地付けは制御装置に最も近いインターフエースが第
   １番地のインターフエースとなり、以降の各インターフ
   エースの番地付けは番地指定信号線の入口と出口を前記
   第１番地の番地指定信号線より順次ずらせて配設する事
   により各インターフエースの接続順に特定の番地が順次
   付与決定されることを特徴とする制御装置のインターフ
   エース。