JPS6058706A - ソ−スフオロア回路 - Google Patents
ソ−スフオロア回路Info
- Publication number
- JPS6058706A JPS6058706A JP58167313A JP16731383A JPS6058706A JP S6058706 A JPS6058706 A JP S6058706A JP 58167313 A JP58167313 A JP 58167313A JP 16731383 A JP16731383 A JP 16731383A JP S6058706 A JPS6058706 A JP S6058706A
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- Japan
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- transistor
- potential
- gate
- point
- constant current
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は電荷結合装置（Ｃｈａｒｇｅ−ＣｏｕｐＨｄＤ
ｅｖｉｃｅ以下ＣＣＤ）などに用いられるソースフォロ
ア回路に関し、特にそのリニアリティを向上させる技術
に関するものである。
ｅｖｉｃｅ以下ＣＣＤ）などに用いられるソースフォロ
ア回路に関し、特にそのリニアリティを向上させる技術
に関するものである。
〈従来技術〉
第１図に従来のソース７オロア回路を用いたＣＣＤの出
力回路の例を示す。ここでＲＤ、ＯＤ端子にはＤＣ電圧
が印加され、ＧＮＤ端子にはＯｖが印加される。またＶ
ＳＳは基板の電位である。
力回路の例を示す。ここでＲＤ、ＯＤ端子にはＤＣ電圧
が印加され、ＧＮＤ端子にはＯｖが印加される。またＶ
ＳＳは基板の電位である。
トランジスタＴ１のゲートに印加されるリセットパルス
φＲにより浮遊拡散層よりなるダイオードＤ１がリセッ
トされたあと、ＣＯＤアナログシフトレジスタを転送さ
れてきた信号電荷の量に応じてＡ点の電位が降下し、信
号電荷の量が電圧値に変換される。トランジスタＴ ２
ｚ Ｔ ４は前者をドライバ、後者をロードとするソ
ースフォロア回路テあり、またトランジスタＴ ３ ＋
７５も前者をドライバ、後者をロードとするソースフ
ォロア回路テする。尚上記ロードトランジスタＴ ４
＋ Ｔ ５のゲートにはｖＧＧにより直流電圧が印加さ
れている。Ａ点の電位変化がこれら２段のソースフォロ
ア回路によりインピーダンス変換されて出力端子Ｏ８に
導かれる。このようにインピーダンス変換によっている
ためソースフォロア回路のりニアりティが良好であるこ
とが必要である。このためにはトランジスタＴ２．Ｔ３
．Ｔ４．Ｔ５のチャネル長と幅を正確に決定することが
必要となる。しかしながら、加工寸法のバラツキにより
これらの形状（；バランのリニアリティを常に良好に保
つことは困難である。
φＲにより浮遊拡散層よりなるダイオードＤ１がリセッ
トされたあと、ＣＯＤアナログシフトレジスタを転送さ
れてきた信号電荷の量に応じてＡ点の電位が降下し、信
号電荷の量が電圧値に変換される。トランジスタＴ ２
ｚ Ｔ ４は前者をドライバ、後者をロードとするソ
ースフォロア回路テあり、またトランジスタＴ ３ ＋
７５も前者をドライバ、後者をロードとするソースフ
ォロア回路テする。尚上記ロードトランジスタＴ ４
＋ Ｔ ５のゲートにはｖＧＧにより直流電圧が印加さ
れている。Ａ点の電位変化がこれら２段のソースフォロ
ア回路によりインピーダンス変換されて出力端子Ｏ８に
導かれる。このようにインピーダンス変換によっている
ためソースフォロア回路のりニアりティが良好であるこ
とが必要である。このためにはトランジスタＴ２．Ｔ３
．Ｔ４．Ｔ５のチャネル長と幅を正確に決定することが
必要となる。しかしながら、加工寸法のバラツキにより
これらの形状（；バランのリニアリティを常に良好に保
つことは困難である。
〈発明の目的〉
本発明は上記に鑑みなされたもので、回路を構成するト
ランジスタの形状のバラツキや直流印加電圧の変動に対
してもリニアリティを良好に保ち得るソースフォロア回
路を提供するものである。
ランジスタの形状のバラツキや直流印加電圧の変動に対
してもリニアリティを良好に保ち得るソースフォロア回
路を提供するものである。
〈実施例〉
第２図は本発明の一実施例を示す出力回路図である。
即ち本実施例では、第１図に示した従来のソースフォロ
ア回路において直流電圧ＶＧＧが印加されていたロード
トランジスタＴ ４ ＋ ７５のゲートに、直流電圧ｖ
ＧＧに変えて、４個のトランジスタＴ２′。
ア回路において直流電圧ＶＧＧが印加されていたロード
トランジスタＴ ４ ＋ ７５のゲートに、直流電圧ｖ
ＧＧに変えて、４個のトランジスタＴ２′。
Ｔａ２．Ｔ４′及びＴ５′で形成された回路で作り出さ
れる直流電圧が印加される。
れる直流電圧が印加される。
尚上記４個のトランジスタは、ＯＤ端子とＧＮＤ間にト
ランジスタＴ２′とＴ ４１が直列に、また同様に同端
子間にトランジスタＴ３′とＴ５′が直列に接続され、
トランジスタＴ２′のゲートはＲＤ端子に達し、トラン
ジスタＴ４′のゲートはトランジスタＴ３′のゲートと
共にロードトランジスタＴ４のゲートに共通接続（Ｂ’
点とする）され、またトランジスタＴ５′のゲートはロ
ードトランジスタＴ５のゲートと共にトランジスタＴ３
′との直列接続点に接続されている。また上記各トラン
ジスタはチャネル幅、チャネル長を チャネル幅 チャネル長 Ｔ２ ＷＴ２ ＬＴ２ Ｔ２’ ＷＴ２’ ＬＴ２’ Ｔ３ ｗＴａ ＬＴ３ Ｔ３’ ＷＴ３’ Ｌ、Ｔａ’ Ｔ４ ＷＴ４ ＬＴ４ Ｔ４’ ＷＴ４’ ＬＴ４’ Ｔ５ ＷＴ５ ＬＴ５ Ｔ５’ ｗＴｓ’ ｔＴｓ’ とすると、 ＷＴ ２ ＷＴ ２’ ＷＴ３ ＷＴ３′ ＬＴ ３ ＬＴ ３’ □−□ ・・・・・・・・・・・・・・・・・・ｔ２）
ＷＴ ４ ＷＴ ４’ ＬＴ４ ＬＴ４’ となるよう設計されており、またトランジスタＴ２とＴ
２′、トランジスタＴ３とＴａ２、トランジスタＴ４と
Ｔ４′、トランジスタＴ５とＴ５′はそれぞれ同種のト
ランジスタで構成されている。更にトランジスタＴ４＋
Ｔ ｓ ） Ｔ ４’ ＋ Ｔ ５’はエンハンスメ
ント型トランジスタで構成されている。
ランジスタＴ２′とＴ ４１が直列に、また同様に同端
子間にトランジスタＴ３′とＴ５′が直列に接続され、
トランジスタＴ２′のゲートはＲＤ端子に達し、トラン
ジスタＴ４′のゲートはトランジスタＴ３′のゲートと
共にロードトランジスタＴ４のゲートに共通接続（Ｂ’
点とする）され、またトランジスタＴ５′のゲートはロ
ードトランジスタＴ５のゲートと共にトランジスタＴ３
′との直列接続点に接続されている。また上記各トラン
ジスタはチャネル幅、チャネル長を チャネル幅 チャネル長 Ｔ２ ＷＴ２ ＬＴ２ Ｔ２’ ＷＴ２’ ＬＴ２’ Ｔ３ ｗＴａ ＬＴ３ Ｔ３’ ＷＴ３’ Ｌ、Ｔａ’ Ｔ４ ＷＴ４ ＬＴ４ Ｔ４’ ＷＴ４’ ＬＴ４’ Ｔ５ ＷＴ５ ＬＴ５ Ｔ５’ ｗＴｓ’ ｔＴｓ’ とすると、 ＷＴ ２ ＷＴ ２’ ＷＴ３ ＷＴ３′ ＬＴ ３ ＬＴ ３’ □−□ ・・・・・・・・・・・・・・・・・・ｔ２）
ＷＴ ４ ＷＴ ４’ ＬＴ４ ＬＴ４’ となるよう設計されており、またトランジスタＴ２とＴ
２′、トランジスタＴ３とＴａ２、トランジスタＴ４と
Ｔ４′、トランジスタＴ５とＴ５′はそれぞれ同種のト
ランジスタで構成されている。更にトランジスタＴ４＋
Ｔ ｓ ） Ｔ ４’ ＋ Ｔ ５’はエンハンスメ
ント型トランジスタで構成されている。
今ソースフォロア回路のりニアリティが良好であるため
にはロードが定電流動作を行うことが必要である。ゲー
トソース間電圧をＶＧｓ１ドレインソース間電圧全電圧
Ｓ％Ｌ／きい値電圧をｖＴとすれば、エンハンスメント
型トランジスタが定電流動作を行う領域は ＶＤＳ≧ＶＩ）（ＶＧＳ−ＶＴ） ＝・・・・・（３１
である。ここでｖｐはピンチオフ効果のパラメータであ
り、ｖｐ〈１である。このｖｐは基板濃度により決まる
定数であり、基板濃度が高い程小さくなる。たとえば１
．２ＸＩＯａｎ の濃度では０．７８である。（林地“
ＭＯ３ＴおよびＭＯＳ−ＩＣにおける基板の影響”信学
論（Ｃ） Ｖｏｌ、５４−Ｃｍ５ ｐ３７８１９７１
） 上記第２図に示した実施例の回路において、トランジス
タＴ４′はゲートとドレインが接続されており、またエ
ンハンスメント型であるためＶＴ＞０だから定電流動作
を行うことになる。
にはロードが定電流動作を行うことが必要である。ゲー
トソース間電圧をＶＧｓ１ドレインソース間電圧全電圧
Ｓ％Ｌ／きい値電圧をｖＴとすれば、エンハンスメント
型トランジスタが定電流動作を行う領域は ＶＤＳ≧ＶＩ）（ＶＧＳ−ＶＴ） ＝・・・・・（３１
である。ここでｖｐはピンチオフ効果のパラメータであ
り、ｖｐ〈１である。このｖｐは基板濃度により決まる
定数であり、基板濃度が高い程小さくなる。たとえば１
．２ＸＩＯａｎ の濃度では０．７８である。（林地“
ＭＯ３ＴおよびＭＯＳ−ＩＣにおける基板の影響”信学
論（Ｃ） Ｖｏｌ、５４−Ｃｍ５ ｐ３７８１９７１
） 上記第２図に示した実施例の回路において、トランジス
タＴ４′はゲートとドレインが接続されており、またエ
ンハンスメント型であるためＶＴ＞０だから定電流動作
を行うことになる。
一方、信号電荷供給端のＡ点の電位はリセットされた時
ＲＤ定電位なり、その後信号電荷により降下する。上記
ｉ＋）式よりＡ点の電位がＲＤ定電位とき、トランジス
タＴ２とＴ４が接続されたＢ点の電位はＢ′点の電位と
等しくなるのでこのときロードトランジスタＴ４は定電
流動作を行う。またＡ点の電位が信号電荷量に応じて降
下したときも、（３）式が満たされる範囲でトランジス
タＴ４は定電流動作を行うのでトランジスタＴ２．Ｔ４
より構成されるソースフォロア回路のりニアリティは良
好に保たれることになる。
ＲＤ定電位なり、その後信号電荷により降下する。上記
ｉ＋）式よりＡ点の電位がＲＤ定電位とき、トランジス
タＴ２とＴ４が接続されたＢ点の電位はＢ′点の電位と
等しくなるのでこのときロードトランジスタＴ４は定電
流動作を行う。またＡ点の電位が信号電荷量に応じて降
下したときも、（３）式が満たされる範囲でトランジス
タＴ４は定電流動作を行うのでトランジスタＴ２．Ｔ４
より構成されるソースフォロア回路のりニアリティは良
好に保たれることになる。
またトランジスタＴ３．Ｔ５より構成されるソース７オ
ロア回路に於てもトランジスタＴ３′にＢ′点の電位が
与えられていることにより同様にリニア以上本発明を適
用することによりチップによりトランジスタの特性がバ
ラタいても良好なりニアリティが得られ、信頼度の高い
動作の安定したソースフォロア回路を得ることができる
。
ロア回路に於てもトランジスタＴ３′にＢ′点の電位が
与えられていることにより同様にリニア以上本発明を適
用することによりチップによりトランジスタの特性がバ
ラタいても良好なりニアリティが得られ、信頼度の高い
動作の安定したソースフォロア回路を得ることができる
。
第１図は従来のソースフォロア回路を用いたＣＣＤの出
力回路図、第２図は本発明を適用したソースフォロア回
路を用いたＣＣＤの出力回路図である。 Ｔ１’−Ｔ５ ＋ Ｔ２’〜Ｔ ５’ ： ） ランジ
スタ、 ＲＤ 、 ＯＤ：直流電圧印加端子、 Ａ：信
号電荷入力端、Ｏ８＝出力端、 φＲ：リセットパルス
代理人 弁理士 福 士 愛 彦（他２名）１Ｆ、／
図 第２図
力回路図、第２図は本発明を適用したソースフォロア回
路を用いたＣＣＤの出力回路図である。 Ｔ１’−Ｔ５ ＋ Ｔ２’〜Ｔ ５’ ： ） ランジ
スタ、 ＲＤ 、 ＯＤ：直流電圧印加端子、 Ａ：信
号電荷入力端、Ｏ８＝出力端、 φＲ：リセットパルス
代理人 弁理士 福 士 愛 彦（他２名）１Ｆ、／
図 第２図
Claims (1)
- １）直列接続された第１トランジスタＴ２と第２トラン
ジスタＴ４、及び直列接続された第３トランジスタＴ３
と第４トランジスタＴ５が並列に接続されてなるソース
７オロア回路において、直列接続された第５トランジス
タＴ２′と第６トランジスタＴ４′、及び直列接続され
た第７トランジスタＴ３′と第８トランジスタＴ５′を
並列接続してなる回路を、上記第１乃至第４トランジス
タに対応させて同じ直流電位を印加して設け、夫々対応
するトランジスタを同一導電型で形成すると共に、チャ
ネル幅／チャネル長を所定の関係に形成し、第２トラン
ジスタＴ４のゲート、第６トランジスタＴ４′のゲート
とドレイン及び第７トランジスタＴ３′のゲートを共通
接続し、第４トランジスタＴ５のゲート及び第８トラン
ジスタＴ５′のゲートとドレインを共通接続してなるソ
ース７オロア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167313A JPS6058706A (ja) | 1983-09-09 | 1983-09-09 | ソ−スフオロア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167313A JPS6058706A (ja) | 1983-09-09 | 1983-09-09 | ソ−スフオロア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6058706A true JPS6058706A (ja) | 1985-04-04 |
Family
ID=15847429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58167313A Pending JPS6058706A (ja) | 1983-09-09 | 1983-09-09 | ソ−スフオロア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058706A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437635B1 (en) | 1999-03-26 | 2002-08-20 | Sharp Kabushiki Kaisha | Amplification type solid states imaging device output circuit capable of stably operating at a low voltage |
| EP1622259A1 (en) * | 2004-07-29 | 2006-02-01 | Matsushita Electrical Industrial Co., Ltd | Source follower amplifier device and camera using the same |
| JP2007049448A (ja) * | 2005-08-10 | 2007-02-22 | Nec Electronics Corp | 固体撮像装置 |
-
1983
- 1983-09-09 JP JP58167313A patent/JPS6058706A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6437635B1 (en) | 1999-03-26 | 2002-08-20 | Sharp Kabushiki Kaisha | Amplification type solid states imaging device output circuit capable of stably operating at a low voltage |
| EP1622259A1 (en) * | 2004-07-29 | 2006-02-01 | Matsushita Electrical Industrial Co., Ltd | Source follower amplifier device and camera using the same |
| US7274224B2 (en) * | 2004-07-29 | 2007-09-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and camera using same |
| JP2007049448A (ja) * | 2005-08-10 | 2007-02-22 | Nec Electronics Corp | 固体撮像装置 |
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