JPS6058617B2 - クロツク制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、クロック制御方式に関し、特に異なる速度の
クロックで異なる装置を制御する場合にその異なる速度
のクロックの同期を非常に簡単に得るようにしたクロッ
ク制御方式に関する。

例えば、第１図に示す如く、装置Ｉを周期ｎ゛のクロッ
クで動作させ、装置■を周期Ｔのクロックで動作させ、
しかも装置１、■間でデータの送受信を行なうような場
合がある。例えば装置Ｉがデータチャネル装置であり装
置■が新しい、速いクロックて動作する中央処理装置の
ような場合がこれに相当する。このような場合には、デ
ータの送受信を遅い方のクロックで行なう必要があるの
で、装置■のインターフェイス部も周期ｎ゛のクロック
で制御する必要がある。

それ故、クロック発生回路■に基本クロック発生部１と
分周回路２を設け、基本クロック発生部１から、第２図
イに示す如く、周期がＴの速い基本クロックＣＬ−１を
発生させ、この基本クロックＣＬ−１を分周回路２で分
周させて、第２図口に示す如く、周期ｎ゛の倍数クロッ
クＣｌ−２を発生させる。そして基本クロックＣＬ−１
を伝送路Ｃにより装置■に供給し、倍数クロックＣｌ−
２を装置Ｉに対しては伝送路ａにより供給し、装置■に
対しては伝送路をにより供給する。そして装置Ｉにおい
ては伝送路ａにより供給された倍数クロックＣｌ−２に
より制御され、例えばインバータ３、４、５を介してイ
ンターフェイス部のデータ送出用フリップ・フロップ６
やデータ受信用フリップ・フロップ７等も制御されブ。
また、装置■では、伝送路Ｃにより供給された基本クロ
ックＣＬ−１により各種制御が行なわれる。

例えばインバータ１１〜１３を介してラッチ１６、１７
が制御される。しカルながら装置■のインターフェイス
部では、上記に如く周期モ倍数クロックＣｌ−２て制御
するために、伝送路をにより供給された倍数クロックＣ
ｌ−２によりそのインターフェイス部は制御され、例え
ばインバータ８、９、１０を介してインターフェイス部
のデータ受信用フリップ、フロップ１４やデータ送出用
フリップ・フロップ１５が制御される。

この場合、装置１と■との間のデータ送受信を正確に行
なうために装置１における倍数クロックＣＬ−２と装置
■における倍数クロックＣＬ−２とは位相も含めて同期
がとれていることが必要である。しかしながら伝送路Ａ
，ｂとの相違等により装置１，■間でこの倍数クロック
ＣＬ−２の調整をとるためにチェックし、それから配線
の長さを変える等の調整作業を行なわなければならず、
このための工程と手数がかなり必要となる。それ故、ク
ロック分配先の装置が２つにとどまらずに、数が多くな
るとそのクロックの同期調整のために非常に多くの手数
を必要とすることになる。またこのようなりロックは、
第２図口に示すように、クロック周期より幅の狭い信号
であるが、データ処理装置が高速になりクロック周期が
狭くなるとクロック信号の幅はさらに狭くなる。このよ
うな狭い幅の信号を伝送し分配するには特別な伝送路、
分配路を使用しなければならない。したがつて本発明は
このような問題を改善するために、クロックの同期を非
常に簡単に、しかも狭い幅の信号を伝送したり分配する
ことなく行なうことができるようにしたクロック制御方
式の提供を目的とするものであつて、このために本発明
におけるクロック制御方式では、基本クロックおよび基
本クロックの整数倍の周期のクロックとで制御される装
置を有するデータ処理装置において、基本クロックを発
生する基本クロック発生手段１と、該基本クロックの整
数倍の周期を有し基本クロックより幅広の同期信号を出
力する同期信号発生手段と、上記基本クロックと上記同
期信号に論理積を得る論理手段を設け、上記基本クロッ
クと上記同期信号の論理積により上記基本クロックの整
数倍周期のクロック信号を得ることを特徴とする。以下
本発明の一実施例を第３図および第４図にもとづき説明
する。

第３図は本発明の一実施例構成図、第４図はその動作説
明図である。

図中、他図と同符号部は同一部分を示し、■″は基本ク
ロックで動作する装置、■５はクロック発生回路、１８
は同期信号回路、１９〜２３はインバータ、２４はフリ
ップ・フロップ、２５，２６はアンド回路、２７，２８
はフリップ・フロップである。

装置■″は、第４図イに示す如き周期Ｔの基本クロック
ＣＬ−１で動作されるものであつて、例えば中央処理装
置である。

クロック発出回路■″は、第４図イ，口，ハに示す如き
、基本クロックＣＬ−１、倍数クロックＣＬ−２および
同期信号Ｓを発生するものてあつて、基本クロック発生
部１、分周回路２および同期信号回路１８を有する。

フリップ・フロップ２４はアンド回路２５および２６に
対するゲート信号を供給するものであり、同期信号回路
１８から第４図ハに示す同期信号Ｓが印加されるもので
あつて、これに応じて出力信号を発生するもので、この
出力信号が上記アンド回路２５および２６に送出される
。

フリップ・フロップ２７は装置１から伝達された信号を
受信するためのものであり、フリップ・フロップ２８は
装置■″から装置１に対して信号を送出するためのもの
であり、これらフリップ・フロップ２７，２８はインタ
ーフェイス部を構成する。

いま、第３図において、クロック発出回路■″の基本ク
ロック発生手段１から発生された第４図イで示される基
本クロックＣＬ−１は伝送路Ｃを経由して装置■″に伝
達される。

またこの基本クロックＣＬ−１は分周回路２に印加され
て第４図帽こ示される倍数クロックＣＬ−２が発生され
、この倍数クロックＣＬ−２は伝送路ａを経由して装置
１に伝達される。基本クロックＣＬ−１はまた同期信号
回路１８に印加され、この同期信号回路１８は第４図ハ
に示す如き、基本クロックＣＬ−１の２倍の周期を有す
る同期信号Ｓを発生する。そしてこの同期信号Ｓは伝送
路ｄにより装置■″に伝達される。これにより、アンド
回路２５の出力として、インバータ１９，２１を経由し
て印加された基本クロックＣＬ−１とフリップ・フロッ
プ２４を経由して印加された同期信号Ｓとのアンド条件
により、第４図口に示す如き倍数クロックＣＬ−２が得
られ、これによりインターフェイス部のフリップ・フロ
ップ２７を制御する。同様にアンド回路２６の出力とし
てインバータ１９，２０を経由して印加された基本クロ
ックＣＬ−１とフリップ・フロップ２４を経由して印加
された同期信号Ｓのアンド条件により、これまた第４図
口に示す如き倍数クロックＣＬ−２が得られ、これによ
りインターフェイス部のフリップ●フロップ２８を制御
することができる。かくしてフリップ・フロップ６，７
および２７，２８はいずれも同期した倍数クロックＣＬ
−２により正確に制御することができる。この場合、伝
送路ｄを伝達する同期信号Ｓが位相づれを生じても、そ
の遅れが第４図二に点線状態で示すように、時刻Ｔａの
範囲内であれば、アンド回路２５，２６にてアンド条件
が成立するので必要とする倍数クロックＣＬ−２を確実
に得ることができる。

したがつて、第３図のように装置Ｉと■″というような
場合でなく、もつと多数の装置の間でデータを送受信す
るような場合でも、各装置にそれぞれ同期信号Ｓを伝達
することにより、この同期信号に多少の位相づれがあつ
ても必要とする倍数クロックを同期的に得ることができ
る。このように、本発明によれば倍数クロックを伝達す
る代りに、幅の広い同期信号を伝達し、しかもこの同期
信号に多少の位相づれがあつてもこれを正確に位相調整
する必要もないので、クロック伝送を非常に容易に行な
うことができる。

しかも従来の場合に比較してクロック信号を減らして位
相調整部分をすくなくすることができるのでその製造コ
ストを低下することが出来る。なお上記説明では、倍数
クロックとして基本クロックの２倍の周期の例について
説明したが、勿論本発明はこれのみに限定されるもので
はなく、適宜の倍数のクロックについても同様にして制
御することができる。

【図面の簡単な説明】

第１図および第２図は従来のクロック制御方式の説明図
、第３図は本発明の一実施例構成図、第４図はその動作
説明図である。 図中、１は基本クロック発生手段、２は分周回路、１８
は同期信号回路をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 基本クロックおよび基本クロックの整数倍の周期の
   クロックとで制御される装置II′を有するデータ処理装
   置において、基本クロックを発生する基本クロック発生
   手段１と、該基本クロックの整数倍の周期を有し基本ク
   ロツクより幅広の同期信号を出力する同期信号発生手段
   １８、ｄ、２２、２４と、上記基本クロックと上記同期
   信号に論理積を得る論理手段２５又は２６を設け、上記
   基本クロックと上記同期信号２４の出力の論理積により
   上記基本クロックの整数倍周期のクロック信号を得るこ
   とを特徴とするクロック制御方式。