JPS605563A - 半導体装置 - Google Patents
半導体装置Info
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- JPS605563A JPS605563A JP11333483A JP11333483A JPS605563A JP S605563 A JPS605563 A JP S605563A JP 11333483 A JP11333483 A JP 11333483A JP 11333483 A JP11333483 A JP 11333483A JP S605563 A JPS605563 A JP S605563A
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/492—Bases or plates or solder therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
- H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の鳥する技術分野〕
本発明は、例えば高速サイリスタなどのように、複雑な
形状のゲート電極を備えた半導体装置の組立栴造に関す
る。
形状のゲート電極を備えた半導体装置の組立栴造に関す
る。
第１図値高速ザイリスク素子の表面形状を表わす平面図
であシ、第２図は第１図のＡ−Ａ拡大断面図を示しであ
る。第１図、第２図において、半導体基板１は主表面に
複雑な形状のゲート電極２とカソード電極３を備えてお
）、このような高速サイリスタ素子が正常な動作を維持
するだめに、ゲート電極２とカソード電極３とが永続的
に短絡することがないよう両電極はそれぞれ分離して配
置されるのが普通である。外部に接続されて主電流が流
れるのはカソード電極３であシ、ゲート電電極２は補助
サイリスタの電極である。４は外部に接続される第１段
のゲート電極である。このような半導体基板を有する半
導体素子を容器に封入した平型高速サイリスク装置の断
面図を第３図に示すが第１図、第２図と同一符号は同一
名称を表わしている。第３図に示すように、半導体基板
１はモリブデンまたはタングステンからなる支持板５に
固着されて半導体素子を構成し、半導体基板１のカソー
ド電極３の上には、平滑な面をもった導電性金属２例え
ばモリブデンなどから力る接触電極板６が当接される。
であシ、第２図は第１図のＡ−Ａ拡大断面図を示しであ
る。第１図、第２図において、半導体基板１は主表面に
複雑な形状のゲート電極２とカソード電極３を備えてお
）、このような高速サイリスタ素子が正常な動作を維持
するだめに、ゲート電極２とカソード電極３とが永続的
に短絡することがないよう両電極はそれぞれ分離して配
置されるのが普通である。外部に接続されて主電流が流
れるのはカソード電極３であシ、ゲート電電極２は補助
サイリスタの電極である。４は外部に接続される第１段
のゲート電極である。このような半導体基板を有する半
導体素子を容器に封入した平型高速サイリスク装置の断
面図を第３図に示すが第１図、第２図と同一符号は同一
名称を表わしている。第３図に示すように、半導体基板
１はモリブデンまたはタングステンからなる支持板５に
固着されて半導体素子を構成し、半導体基板１のカソー
ド電極３の上には、平滑な面をもった導電性金属２例え
ばモリブデンなどから力る接触電極板６が当接される。
ゲート電極２とカソード電極３とが電気的に短絡を生じ
ない配置とする手段は第２図または第３図かられかるが
、例えばシリコン基板１の主表面が凹凸面をもつように
、薬品などを用いてエツチング加工によシ段差を形成、
シ、シリコン基板１の凹部にアルミ蒸着膜からなるグー
１極２とシリコン基板１の最外主表面に同じくアルミ蒸
着膜からなるカソード電極３を設けることによシ行われ
る。このようにしてシリコン基板１の主表面に設けた凹
凸面の高低差によシ、ケート電＆２軸接触電極板６との
間に空間絶縁部が生じ、ゲート電極２は接触電極板６に
当接しているカソード電極３と電気的絶紀状態が保たれ
ているのである。
ない配置とする手段は第２図または第３図かられかるが
、例えばシリコン基板１の主表面が凹凸面をもつように
、薬品などを用いてエツチング加工によシ段差を形成、
シ、シリコン基板１の凹部にアルミ蒸着膜からなるグー
１極２とシリコン基板１の最外主表面に同じくアルミ蒸
着膜からなるカソード電極３を設けることによシ行われ
る。このようにしてシリコン基板１の主表面に設けた凹
凸面の高低差によシ、ケート電＆２軸接触電極板６との
間に空間絶縁部が生じ、ゲート電極２は接触電極板６に
当接しているカソード電極３と電気的絶紀状態が保たれ
ているのである。
第３図の平型半導体装置の組立て手順を説明すると、先
づフランジ７を介してろう接された電極８と絶縁環９と
からなる容器に、はね部材１０と絶縁部材１１とともに
、これらを通したゲートリード線１２を、先端がシリコ
ン基板１の第１段ゲート電極４に当接されるべき個所に
載置し、ケートリード線１２の他端は絶縁環９を貫通す
る管１３とともに端末でつぶして一体に封止する。次に
例えばテフロン製のスペースリング１４を容器に装入す
るが、スペースリング１４には、リード線１２と交差す
る個所に切込みを入れてリード線１２が邪魔にならない
ようにしである。しかる後、接触電極板６と、前もって
第２図のように上表■］が凹凸に加工されたシリコン基
板１と支持板５からなる半導体素子を第３図のごとく配
設し、最後に容器の蓋となるフランジ１５を有する電極
１６を半導体素子の上に置き、フランジ１５と絶縁環９
に設けたフランジ１７とを容器の全周でへりアーク溶接
してこの平型半導装置の組立てが完了する。
づフランジ７を介してろう接された電極８と絶縁環９と
からなる容器に、はね部材１０と絶縁部材１１とともに
、これらを通したゲートリード線１２を、先端がシリコ
ン基板１の第１段ゲート電極４に当接されるべき個所に
載置し、ケートリード線１２の他端は絶縁環９を貫通す
る管１３とともに端末でつぶして一体に封止する。次に
例えばテフロン製のスペースリング１４を容器に装入す
るが、スペースリング１４には、リード線１２と交差す
る個所に切込みを入れてリード線１２が邪魔にならない
ようにしである。しかる後、接触電極板６と、前もって
第２図のように上表■］が凹凸に加工されたシリコン基
板１と支持板５からなる半導体素子を第３図のごとく配
設し、最後に容器の蓋となるフランジ１５を有する電極
１６を半導体素子の上に置き、フランジ１５と絶縁環９
に設けたフランジ１７とを容器の全周でへりアーク溶接
してこの平型半導装置の組立てが完了する。
しかしながら、上記のような構造をとっているために、
この平型半導体装置には次のような欠点が避けられない
。
この平型半導体装置には次のような欠点が避けられない
。
その一つは、シリコン基板１の主表面上に形成される凹
部の深さ寸法を０．０２ｆ０．０１ ｍに制御しなけれ
ばなら々いという加工上の困難さを伴うことである。第
４図は第１図〜第３図の符号にしたがうて、主表面が凹
凸加工されたシリコン基板１のゲート電極２とカソード
電極３および接触電極板６との関係を示した拡大断面図
であるが、例えばシリコン基板１の主表面の凹部の加工
深さが規定寸法よシ浅すぎた場合には、第４図に示すよ
うにゲート電極２にフォトマスクの精度の悪さなどに起
因して突起部１８が生じた場合、この突起部１８が接触
電極板６に接触【２てしまうことがあシ、その結果ゲー
ト電極２とカソード電極３との電気的な短絡を招く。ま
た第５図は第４図と同様な断面図を示したものであるが
、この場合は例えばシリコン基板１の主表面に設けた凹
部に、製造過程中に金属微粒子などの異物１９が混入し
たために、この導電性をもった異物１９を介し７て、ゲ
ート電極２と接触電極板６が接触することによシ、ゲー
ト・カソード両電極間が短絡することを表わしている。
部の深さ寸法を０．０２ｆ０．０１ ｍに制御しなけれ
ばなら々いという加工上の困難さを伴うことである。第
４図は第１図〜第３図の符号にしたがうて、主表面が凹
凸加工されたシリコン基板１のゲート電極２とカソード
電極３および接触電極板６との関係を示した拡大断面図
であるが、例えばシリコン基板１の主表面の凹部の加工
深さが規定寸法よシ浅すぎた場合には、第４図に示すよ
うにゲート電極２にフォトマスクの精度の悪さなどに起
因して突起部１８が生じた場合、この突起部１８が接触
電極板６に接触【２てしまうことがあシ、その結果ゲー
ト電極２とカソード電極３との電気的な短絡を招く。ま
た第５図は第４図と同様な断面図を示したものであるが
、この場合は例えばシリコン基板１の主表面に設けた凹
部に、製造過程中に金属微粒子などの異物１９が混入し
たために、この導電性をもった異物１９を介し７て、ゲ
ート電極２と接触電極板６が接触することによシ、ゲー
ト・カソード両電極間が短絡することを表わしている。
欠点の第二は、第３図の平型サイリスクの構造では、半
導体素子が容器に収容された後に使用状態においてはじ
めて接触電極板６が加圧接触されるものであり、半導体
素子も接触電極板６も常時拘束されている訳ではないか
ら、このような平型サイリスクは、取扱い中に容器に封
入されている半導体素子や接触電極板６の回転などが原
因でカソード電極膜が削られて損傷するばかシでなく、
ゲート・カソード両電極間の短絡を招くおそれがあるこ
とである。
導体素子が容器に収容された後に使用状態においてはじ
めて接触電極板６が加圧接触されるものであり、半導体
素子も接触電極板６も常時拘束されている訳ではないか
ら、このような平型サイリスクは、取扱い中に容器に封
入されている半導体素子や接触電極板６の回転などが原
因でカソード電極膜が削られて損傷するばかシでなく、
ゲート・カソード両電極間の短絡を招くおそれがあるこ
とである。
本発明の目的は、上述の欠点を除去し、ゲート電極とカ
ソード電極が接触電極板を介して短絡を生ずることなく
、かつ半導体素子と接触電極板との位置ずれを防止した
半導体装置を提供することにある。 へ 〔発明の要点〕 本発明の半導体装置は、主表面に凹凸を設けることなく
ゲート、カソード両電極を配置した半導体基板に、貫通
孔または溝などの逃げ部を設けた接触ｔｒ電極板、カソ
ード電極に固着し、た導電拐オ・１からなるガイドに沿
って挿入することによｐＸ接触電極板と半導体素子との
相対位置を整合させて固定したものである。
ソード電極が接触電極板を介して短絡を生ずることなく
、かつ半導体素子と接触電極板との位置ずれを防止した
半導体装置を提供することにある。 へ 〔発明の要点〕 本発明の半導体装置は、主表面に凹凸を設けることなく
ゲート、カソード両電極を配置した半導体基板に、貫通
孔または溝などの逃げ部を設けた接触ｔｒ電極板、カソ
ード電極に固着し、た導電拐オ・１からなるガイドに沿
って挿入することによｐＸ接触電極板と半導体素子との
相対位置を整合させて固定したものである。
以下本発明を実施に基づき説明する。
本発明の半導体装置とその組立て手順は第３図に示した
ものとほぼ同じであるから、本発明に直接係る部分のみ
について述べる。本発明の半導体装置が第３図と異る所
は、シリコン基板１．接触電極板６の形状と、接触電極
板６のシリコン基板１への固定ｖｔ造の諸点である。こ
の点を第１図〜第５図と同一符号、同一名称を用いて具
体的に述べると、第６図に部分拡大断面図で示したごと
く、シリコン基板１の主表面に凹凸加工を施すことなく
、カソード電極３と当接する接触電極板６のゲート電極
２と対向する個所に、ゲート電極２よシやや大きい同じ
輪郭形状を有する貫通孔２０を設けである。第７図も第
６図と同様、部分拡大断面図であるが、この場合は第６
図の貫通孔２０の代シに、接触電極板６に溝２１を設け
ている。第６図と第７図かられかるように、このように
すれば、シリコン基板１の主表面に、四部を設けてゲー
ト電極２を配置する必要はなく、まだ接触電極板６とし
て用いられるモリブデンなど電気良導体の貫通孔２０や
溝２１などの逃く部深さ寸法は０．１〜０．５糊とする
ことができるから、従来の欠点とされたシリコン基板１
の主表面に設けた凹凸の高低差０．０２±”０１ｍに比
べてはるかに大きく、たとえゲート電極２に前述した第
４図の突起１８や第５図の異物１９の混入があったとし
ても、ゲート電極２の厚さ寸法０．０２ｗｎに対して十
分対応できる。
ものとほぼ同じであるから、本発明に直接係る部分のみ
について述べる。本発明の半導体装置が第３図と異る所
は、シリコン基板１．接触電極板６の形状と、接触電極
板６のシリコン基板１への固定ｖｔ造の諸点である。こ
の点を第１図〜第５図と同一符号、同一名称を用いて具
体的に述べると、第６図に部分拡大断面図で示したごと
く、シリコン基板１の主表面に凹凸加工を施すことなく
、カソード電極３と当接する接触電極板６のゲート電極
２と対向する個所に、ゲート電極２よシやや大きい同じ
輪郭形状を有する貫通孔２０を設けである。第７図も第
６図と同様、部分拡大断面図であるが、この場合は第６
図の貫通孔２０の代シに、接触電極板６に溝２１を設け
ている。第６図と第７図かられかるように、このように
すれば、シリコン基板１の主表面に、四部を設けてゲー
ト電極２を配置する必要はなく、まだ接触電極板６とし
て用いられるモリブデンなど電気良導体の貫通孔２０や
溝２１などの逃く部深さ寸法は０．１〜０．５糊とする
ことができるから、従来の欠点とされたシリコン基板１
の主表面に設けた凹凸の高低差０．０２±”０１ｍに比
べてはるかに大きく、たとえゲート電極２に前述した第
４図の突起１８や第５図の異物１９の混入があったとし
ても、ゲート電極２の厚さ寸法０．０２ｗｎに対して十
分対応できる。
すなわち、ゲート電極２と接触電極板６が直接接触する
状態は起こらないから、ゲート電極２とカソード電極３
とが接触電極板６を介して短絡を生ずるという現象はな
くなる。
状態は起こらないから、ゲート電極２とカソード電極３
とが接触電極板６を介して短絡を生ずるという現象はな
くなる。
しかしながら、このことは半導体基板１と接触電極板６
とが常に正しい位置を保ち整合されている場合であって
、前述したように半導体基板１と接触電極板６との相対
位置が、それぞれの回転などによってずれた場合には、
回転によるカソード電極の暦耗粉などを生じて短絡を生
ずることがあり伊る。したがって半導体基板１と接触電
極板にとを固定し、この両者の、ｍｂ止めを設けなけれ
はならない。第８図と第９図は、このｊＪｉｌｆ）止め
の役ｔＩｌシを果す接触電極板６を挿入するガイドを設
けた半導体基板１を示したものであシ、第８図は平面図
、第９図は第８図のＡ−Ａ拡大断面図である。
とが常に正しい位置を保ち整合されている場合であって
、前述したように半導体基板１と接触電極板６との相対
位置が、それぞれの回転などによってずれた場合には、
回転によるカソード電極の暦耗粉などを生じて短絡を生
ずることがあり伊る。したがって半導体基板１と接触電
極板にとを固定し、この両者の、ｍｂ止めを設けなけれ
はならない。第８図と第９図は、このｊＪｉｌｆ）止め
の役ｔＩｌシを果す接触電極板６を挿入するガイドを設
けた半導体基板１を示したものであシ、第８図は平面図
、第９図は第８図のＡ−Ａ拡大断面図である。
第８図および第９図は第１〜第７図と同一符号。
同一名称で表わしであるがカソード電極３０表面に例え
ばアルミニウムなどからなる接触電極板合わせピン２２
を超音波接合などにょシ固着した状態を示す。第１０図
はカソード電極３上に固着された合せピン２２が対向す
る貫通孔をもった接触電極板６に設けられた孔に埋設す
るようにはめ込まれ半導体基板１に取伺けられた状態の
拡大断面図で示したものである。なおこの接触Ｔｉ、極
板合わせピンは、本実施例では３個用いて中心から真心
の位置に設けることができ、接触電極板６の孔加□工と
廻シ止めを効果的に行うことを考慮して実状に応じて決
めればよい。ｂ−＜シて本発明の半導体装置においては
、半導体基板１と接触電極板６とが正しく整合された以
後、回転などによって両者の位置がずれるという心配は
全くないことがわかる。
ばアルミニウムなどからなる接触電極板合わせピン２２
を超音波接合などにょシ固着した状態を示す。第１０図
はカソード電極３上に固着された合せピン２２が対向す
る貫通孔をもった接触電極板６に設けられた孔に埋設す
るようにはめ込まれ半導体基板１に取伺けられた状態の
拡大断面図で示したものである。なおこの接触Ｔｉ、極
板合わせピンは、本実施例では３個用いて中心から真心
の位置に設けることができ、接触電極板６の孔加□工と
廻シ止めを効果的に行うことを考慮して実状に応じて決
めればよい。ｂ−＜シて本発明の半導体装置においては
、半導体基板１と接触電極板６とが正しく整合された以
後、回転などによって両者の位置がずれるという心配は
全くないことがわかる。
以上説明したごとく、本発明によれば、シリコン基板の
主表面に、極めて手数がかがシ、しかも深さの制御が困
難な凹部を設けて、ゲート電極を配置する必要がなくな
シ、ゲート、カソード両電極間の短絡が発生することな
く、長期間にわたって半導体装置を安定に運転すること
ができる。このよう々効果が得られるのは、ゲート電極
と対向する位置で、接触電極板にゲート、カソード両電
極間の短絡防止のだめの逃げ部を設けてあシ、ゲート電
析と接触電極板の位置関係が正しく整合しているからで
あるが、この相対位置関係が々んらかの理由で維持でき
なくなった場合は、再び短路の問題が生ずる。この原因
となる最も起とシやすい現象は、封入組立後の取扱い中
の接触電極板と半導体素子の回転であるが、これに対し
、て本発明の装置では、カソード電極の上に接触電極板
２組合せて効果のある廻シ止め部品を固着して、接触電
極板と半導体基板がそれぞれ単独に回転することをなく
している。ｍｂ止めの目的だけならば必ずしもカソード
電極上だけに限ることなく、半導体基板の主表面をさら
に広く利用することもできるが、本発明で特にカソード
電極上に廻シ止めを設けたのは、接触電極板と半導体基
板との固定個所を比較的大きな間隔をもたせて設けるこ
とができ、大きな回転力に対しても強固な廻シ止めの効
果を発揮させるようにしたためである。またカソード電
極のアルミニウムと同材質のビンを用いて超音波接合法
などによシ容易に固着することができ、有効電極面積を
減らすことなく、本来の半導体装置の電気的性能を害す
るものではない。さらに別の利点として廻シ止め部品が
上述の回転防止だけで々く、接触電極板の取付ガイドの
役割をも果している。
主表面に、極めて手数がかがシ、しかも深さの制御が困
難な凹部を設けて、ゲート電極を配置する必要がなくな
シ、ゲート、カソード両電極間の短絡が発生することな
く、長期間にわたって半導体装置を安定に運転すること
ができる。このよう々効果が得られるのは、ゲート電極
と対向する位置で、接触電極板にゲート、カソード両電
極間の短絡防止のだめの逃げ部を設けてあシ、ゲート電
析と接触電極板の位置関係が正しく整合しているからで
あるが、この相対位置関係が々んらかの理由で維持でき
なくなった場合は、再び短路の問題が生ずる。この原因
となる最も起とシやすい現象は、封入組立後の取扱い中
の接触電極板と半導体素子の回転であるが、これに対し
、て本発明の装置では、カソード電極の上に接触電極板
２組合せて効果のある廻シ止め部品を固着して、接触電
極板と半導体基板がそれぞれ単独に回転することをなく
している。ｍｂ止めの目的だけならば必ずしもカソード
電極上だけに限ることなく、半導体基板の主表面をさら
に広く利用することもできるが、本発明で特にカソード
電極上に廻シ止めを設けたのは、接触電極板と半導体基
板との固定個所を比較的大きな間隔をもたせて設けるこ
とができ、大きな回転力に対しても強固な廻シ止めの効
果を発揮させるようにしたためである。またカソード電
極のアルミニウムと同材質のビンを用いて超音波接合法
などによシ容易に固着することができ、有効電極面積を
減らすことなく、本来の半導体装置の電気的性能を害す
るものではない。さらに別の利点として廻シ止め部品が
上述の回転防止だけで々く、接触電極板の取付ガイドの
役割をも果している。
以上述べたように、接触電極板と半導体素子は短絡を生
ずることのない一定の相対位置関係を正確に保ち続ける
ことができるので、この半導体装置は常に安定な運転状
態が得られるρである。
ずることのない一定の相対位置関係を正確に保ち続ける
ことができるので、この半導体装置は常に安定な運転状
態が得られるρである。
第１図は高速サイリスク素子の電極配置を示す平面図、
第２図は同じく拡大部分断面図、第３甲は従来の平型半
導体装置の断面図、第４図、第５図は電極の短絡状態を
丞す拡大部分断面図、第６図、 ｖ、７図は本発明の電
極構造を示す拡大部分断面図、第８図はカソード電極上
に設けたビンを示す平面図、第９図は同じく拡大部分断
ｎ図、第１０図は本発明の接触電極板と半導体基板との
固定状態を示す拡大部分断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート電
極、３・・・・・・カソード電極、６・・・・・・接融
電極板、２０・・・・・賞通孔、２１・・・・・・溝、
２２・・・・・・接触ｉＬ極合わせビン。 Ｔ１［２］ 才２図 ′７４図 才５図 １６図 オフ図 オ８図 才１０図
第２図は同じく拡大部分断面図、第３甲は従来の平型半
導体装置の断面図、第４図、第５図は電極の短絡状態を
丞す拡大部分断面図、第６図、 ｖ、７図は本発明の電
極構造を示す拡大部分断面図、第８図はカソード電極上
に設けたビンを示す平面図、第９図は同じく拡大部分断
ｎ図、第１０図は本発明の接触電極板と半導体基板との
固定状態を示す拡大部分断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート電
極、３・・・・・・カソード電極、６・・・・・・接融
電極板、２０・・・・・賞通孔、２１・・・・・・溝、
２２・・・・・・接触ｉＬ極合わせビン。 Ｔ１［２］ 才２図 ′７４図 才５図 １６図 オフ図 オ８図 才１０図
Claims (1)
- １）半導体基板の主表面に、接触電極板と接続される第
一の電極層と、前記接触電極板と接続されない第二の電
極層を有するものにおいて、接触電極板は、前記第一の
電極層と接融する接触面と、前記第二の電極層と対向す
る個所に設けられ前記第二の電極層よシやや大きい輪郭
を有する前記接触面からの逃げ部とを僑え、前記第一の
電極層の上に固着されたピンに嵌合することによシ、前
記半導体基板に対する相対位置が固定されたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11333483A JPS605563A (ja) | 1983-06-23 | 1983-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11333483A JPS605563A (ja) | 1983-06-23 | 1983-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS605563A true JPS605563A (ja) | 1985-01-12 |
Family
ID=14609604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11333483A Pending JPS605563A (ja) | 1983-06-23 | 1983-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605563A (ja) |
-
1983
- 1983-06-23 JP JP11333483A patent/JPS605563A/ja active Pending
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