JP2583597B2 - 集積回路装置パッケージ - Google Patents

集積回路装置パッケージ

Info

Publication number
JP2583597B2
JP2583597B2 JP63501588A JP50158888A JP2583597B2 JP 2583597 B2 JP2583597 B2 JP 2583597B2 JP 63501588 A JP63501588 A JP 63501588A JP 50158888 A JP50158888 A JP 50158888A JP 2583597 B2 JP2583597 B2 JP 2583597B2
Authority
JP
Japan
Prior art keywords
integrated circuit
device package
circuit device
die
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63501588A
Other languages
English (en)
Other versions
JPH01503184A (ja
Inventor
ロング,ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JPH01503184A publication Critical patent/JPH01503184A/ja
Application granted granted Critical
Publication of JP2583597B2 publication Critical patent/JP2583597B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78Apparatus for connecting with wire connectors
    • H01L2224/788Means for moving parts
    • H01L2224/78801Lower part of the bonding apparatus, e.g. XY table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1203Rectifying Diode
    • H01L2924/12033Gunn diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 同時係属出願の引用 1987年1月28日頃に出願した本願譲受人へ譲渡されて
いるV.K.Sahakian等の「集積回路用支持組立体(Suppor
t Assembly for Integrated Circuits)」という名称の
同時係属の米国特許出願(代理人ドケット番号M−42
3)において、集積回路(IC)装置用の支持組立体が開
示されている。その特許出願は、剛性のリードフレーム
と、IC装置のボンディングパッドへ及び外部回路への接
続のための内側及び外側リードフィンガを持った薄い可
撓性テープ状構成体で形成された複合支持組立体を有す
るICパッケージを記載している。本願発明は、ここに引
用によって導入される上記特許出願において開示されて
いる構成体に対して適用可能なものである。
発明の背景 発明の分野 本発明は、IC装置に関するものであって、更に詳細に
は、集積回路のワイヤ接続の形成に関するものである。
従来技術の説明 IC装置を製造する場合、ダイ上に回路要素を形成し、
且つICダイ組立体を典型的にエポキシ接着剤によってダ
イ取付パッドへ接合させる。導電性要素又はフィンガ及
び/又はダイ取付パッドと共にボンディングすることに
よって、電気的リードワイヤがIC装置のコンタクトポイ
ントへボンドされる。次いで、これらのリードワイヤ
は、データ及び制御信号を処理するための外部回路へ結
合される。
ICダイをダイ取付パッドへ取付ける場合、樹脂から形
成されるエポキシ接着剤は、流動する傾向があり、ダイ
及びパッドの接合部の区域を越えてパッドの表面に沿っ
て流れる場合がある。この樹脂の流れは、リードワイヤ
を導電性ダイ取付パッドへ適切にボンドさせることを困
難としている。従来技術のプロセスにおいては、接着剤
物質を供給する間接着剤物質の付与を厳格に制御するこ
とが必要である。更に、該接着剤の化学的特定に関して
の制限が課される。その結果、リードワイヤボンディン
グの問題は時間がかかり且つコスト高なものとなる。
ワイヤ接続を形成することに関連する付加的な問題
は、リードワイヤをリードフィンガへボンディングする
間に発生することのあるダイ取付パッドへの電気的短絡
が発生する可能性があることであり、それは極めて高度
の注意を必要とし且つ生産中にテストを行なうことを必
要とする。ダイ取付パッドは、例えば銅のなどのような
導電性物質から形成されている。リードフィンガへボン
ディングされた場合に絶縁されていないリードワイヤ
は、導電性のダイ取付パッドと不本意にコンタクトを形
成することがあり、その際に電気的短絡状態を発生させ
る。
又、IC装置の大量生産の場合、自動化したボンディン
グ装置によって多数のリードワイヤが電気的コンタクト
ポイント及びボンディングパッドへ接続される。従来の
生産技術は、リード区域を視覚的に指定するためにオペ
レータに依存しており、且つボンディング物質を供給す
るためのキャピラリィを持ったボンダ(ボンディング)
装置によってボンディングすべきコンタクトポイントの
整合を与えるためにコンピュータに依存していた。IC装
置に使用されるリードワイヤの数が著しく増加し且つIC
装置の構成要素間に与えられる寸法及び空間が著しく制
限された結果、リードワイヤは極めて密接して離隔され
ざるを得ず、従って誤った接続や電気的短絡を回避する
ために非常に正確で且つ精密なボンディングが必要とさ
れている。従って、ボンディングプロセスの間に、IC組
立体のダイ取付パッドのボンドパッド上の電気的コンタ
クトポイントに対してボンダ装置のキャピラリィを精密
に整合させることが必要である。
更に、前述した同時係属米国特許出願に開示されてい
る如き複合剛性フレーム・可撓性テープ組立体の場合、
例えば214℃よりも高い温度を使用する蒸気相組立又は
加熱テストの期間中に発生することのある高温度へIC装
置を露呈させる場合に、「クラムシェル(clam shel
l)」効果が発生することが観察されている。このコラ
ムシェル効果は、IC組立体のリードフィンガ又はワイヤ
を湾曲乃至は分離させ、IC装置の平坦的な要素に歪みを
発生させ、その装置を使用不能なものとさせる。
生産プロセスの結果として発生することのある別の問
題は、フレーム及びテープ組立体のリードフィンガを固
定するカプトン(Kapton)層の剥離である。前述した同
時係属特許出願に開示されている構成を組込んだIC装置
の製造の場合に、例えばカプトン(Kapton)(デュポン
コーポレーションの製品)などのような物質からなる絶
縁性膜を可撓性テープ状構成体の上に付着させる。この
カプトン膜は、テープ状構成体に形成された薄い可撓性
導電性リードを保持すべく機能し、且つ該リードを互い
に電気的に絶縁させる。カプトン物質は、湿気が存在す
ると脆弱性となる。又、カプトンの連続的な膜は、テー
プ状構成体から剥離する傾向を持っている。
要約 本発明の目的は、集積回路組立体の電気的リードの組
立体に関連する問題を実行的に解消した集積回路(IC)
組立体を提供することである。
本発明の別の目的とするところは、IC組立体のボンド
パッドの電気的コンタクトポイントとICチップとの間の
リードワイヤのボンディングを容易としたIC装置を提供
することである。
別の目的とするところは、ダイ取付パッドへの電気的
リードの電気的短絡を実効的に最小とさせたIC装置を提
供することである。
更に別の目的とするところは、IC装置を高温度に露呈
させた場合に発生することのある構造的歪みを回避させ
たIC装置を提供することである。
本発明の1特徴によれば、絶縁性物質から形成された
ダムをダイ取付パッド上に形成してICダイ構成体を取り
囲む。このダムは、ICダイをダイ取付パッドへ取付ける
ために使用されるエポキシ接着剤の樹脂の流れを制限
し、且つ該樹脂は該ダムと該ダイとの間に形成される空
洞内に閉込められる。
本発明の別の特徴は、ボンドワイヤが導電性ダイ取付
パッドから離隔した状態を確保するための絶縁体隆起部
を設けることであり、それにより電気的短絡を排除して
いる。
本発明の付加的な特徴は、可撓性テープ状構成体上の
特定した位置に認識パターンを設けることである。この
パターンは、例えば、光学的センサによって検知され、
コンピュータによって動作されるボンダへ送られる信号
を発生し、該ボンダはIC組立体のボンドパッド上の電気
的接続点と正確に整合される。
本発明の別の特徴は、複合フレーム及びテープ組立体
のリードフィンガが確実に保持されることを確保するた
めに、カプトン層の間の空洞内に介装される絶縁性モー
ルド物質を設けることである。
図面の簡単な説明 本発明を図面に沿って詳細に説明する。
第1図は上述した米国特許出願において開示されている
如きICチップ用の支持組立体の上部平面図、 第2図は引用した米国特許出願において開示されている
ような可撓性テープ状構成体及び剛性リードフレーム組
立体を組込んだICチップ用の支持組立体の拡大側面断面
図、 第3a図乃至第3b図は、本発明構成体において具現化され
たダム及びウェッジ構成体を示した該支持組立体の分解
した部分の断面側面図、 第4図は本発明において使用される如きダム及びウェッ
ジ構成体及び更に認識パターンを組込んだICチップ用の
支持組立体の拡大断面図、 第5図は本発明に基づいて支持組立体のリードフィンガ
を固定するためにカプトン物質間の空洞内にモールド化
合物を使用する特徴を組込んだICチップ用の支持組立体
の一部の断面図、 第6図は本発明の新規な特徴を組込んだフレーム及びテ
ープ組立体を具備するパッケージの代表的な断面図、で
ある。
図面全体に渡り、同様に数字は同様の要素を示してい
る。
発明の詳細な説明 第1図及び第2図を参照とすると、IC組立体は、ダイ
取付パッド22へ装着されているICチップ10を有してい
る。ボンドワイヤ18は、一端部がICチップ装置の表面へ
接続されており、且つ他端部がリードフィンガ16へ接続
されている。リードフィンガ16の外側部分24は、包囲す
るパッケージ32から延在してパッケージリード28を提供
するリードボンド26と電気的コンタクトをしている。パ
ッケージリード28は、外部回路によって設けられる導電
性リード又はワイヤへ接続することが可能である。この
ように、集積回路は、ICパッケージを介して外部回路へ
の導電性経路を有しており、データ信号の転送及び交換
を行なう。
ICダイ10を従来の半導体技術を使用してダイ取付パッ
ド22へ取付ける場合、樹脂で形成されるエポキシ接着剤
が使用される。公知の如く、該エポキシ内の樹脂は、ダ
イとパッドとを接合するプロセスの間に流動する傾向を
有している。該樹脂は、例えば第3a図及び第3b図におけ
るリード46及び48などのようなワイヤリードがボンドさ
れる多数の電気的コンタクトポイントを持ったボンドチ
ャンネル44へ向けて流れる傾向を有している。ワイヤ46
は、ダイ取付パッドから内側リードフィンガ16及び従っ
てICダイ取付パッドへ電圧を供給するための外部制御装
置への接続を与える。ワイヤ48は、ダイ取付パッドから
ICチップ10への接続を提供し、その際に、該IC装置はダ
イ取付パッドの極性を制御する。しかしながら、接着剤
から流れる樹脂が存在することは、不可能ではないにし
ても、下方ボンド区域内の電気的コンタクトポイントと
ワイヤリードとの間のボンドを確実に行なうことを困難
としている。
ダイ取付パッドの下方ボンドチャンネル44へエポキシ
接着剤が流動することによる樹脂の悪影響を回避するた
めに、第3a図に示した如く、ICダイ10を取り囲むダム42
が設けられる。このダムは、ダイ取付パッドの表面上に
形成され、且つICダイの周辺部と近接して離隔されてい
る。このダムは、好適には、絶縁性物質であるカプトン
(Kapton)(デュポン社の商標)から形成される。この
絶縁性のカプトン物質は、連続的な壁乃至は障壁を形成
し、且つダイ取付パッドの表面に渡っての樹脂の流れを
阻止し且つ該樹脂をIC装置10と該ダムとの間に閉込める
べく効果的に作用する。その結果、リードワイタを下方
ボンドチャンネルにおけるダイ取付パッドへ取付ける場
合、樹脂はワイヤリード46の端部をパッド22の表面上に
コンタクトポイントへ取付ける場合又はワイヤリード48
の場合においても干渉することがない。
本発明の別の特徴によれば、ダイ取付パッド22とリー
ドフフィンガ16との間にウェッジ52が設けられており、
従ってリードフォンガ16へのIC装置10からのリードワイ
ヤ50はダイ取付パッド22へコンタクトすることが阻止さ
れている。第3c図及び第3d図に図示した如く、ウェッジ
52は、パッド22とリードフィンガ16との間の区域に形成
されており、且つパッドからのワイヤ50の所望の離隔を
維持すべく位置決めされている。ウェッジ52は、カプト
ン又は所望のウェッジ形状を形成することが可能な任意
の絶縁性物質から形成することが可能である。
第4図を参照すると、認識パターン54がテープ状構成
体14の角部に組込まれており、自動化したX−Yボンダ
によって内側リードフィンガ16へIC装置を正確にボンデ
ィングするために下方ボンドチャンネル及びコンタクト
ポイント58の電気的コンタクトポイント56を整合するこ
とを可能としている。ボンディングワイヤ物質が排出さ
れるボンダのキャピラリィをワイヤリードが非常に正確
に接続されるべきコンタクトポイントへ整合させること
が必要であるので、この認識パターンは精密な整合を可
能とするためのターゲットとして作用する。この認識パ
ターンは、離隔させた幾何学的要素からなる対を設ける
ことによって特徴づけられており、該対は本実施例にお
いては矩形状に示しており、それらはテープ状構成体14
の金属層状に特定したデザインをエッチングすることに
よって形成される。一つの対の離隔した要素は、第一軸
を画定し、且つ第二対の離隔した要素は前記第一軸とは
異なった軸を画定する。これらの離隔した要素は、同一
直線上にあり且つ一つの軸又は方向に沿って整合されて
いる要素を包合しており、且つ該第一軸に対して好適に
は90度をなす第二の軸に沿って整合されている少なくと
も2個のその他の同一直線上の構成要素を包合してい
る。光学的スキャナが、該認識パターンの一対の構成要
素のエッジ即ち端部によって与えられる直線方向に沿っ
てスキャンし、且つ該エッジが正確な整合でスキャンさ
れなかった場合、エラー信号が発生されコンピュータへ
供給される。次いで、コンピュータは、自動化したボン
ダのX−Y位置を調節し、それをボンドされるべきコン
タクトポイントに関連して適切に整合させる。
第4図及び第5図は、ICテープ構成体及びフレーム組
立体のワイヤリードに関連する本発明の別の特徴を示し
ている。テープ組立体の製造の場合、好適にはカプトン
から形成される絶縁性膜60をテープ状構成体14の上に付
着させて、薄い可撓性のリードフォンガ16を固定し且つ
ここのリード間の絶縁を与える。絶縁性膜60をエッチン
グして、絶縁性カプトン膜の残存するエッチングされて
いない部分の間に介在される空洞62を形成する。テープ
14とフレーム12と空洞を具備するエッチングしたカプト
ン膜を有する組立体を、半導体業界において公知な如
く、プラステックパッケージ32内に収納させる。本発明
に則り、エポキシモールド化合物をパッケージモールド
の穴を介して強制的に供給してプラステックパッケージ
を形成する。このモールド化合物はカプトン部分の間の
空洞内に流入する。このモールド化合物は、各導電性リ
ードの周りを効果的にロックして、電気的絶縁性を与え
且つ薄い可撓性のリードフィンガを堅固に所定位置に固
定する。
このエポキシモールド化合物の使用は、湿気の浸透を
効果的に低下させ、且つ該カプトンは湿気に対して敏感
であり且つ脆性となる傾向があることが知られているの
で、該モールド化合物の部分的置換は、カプトンの連続
的な完全な層の場合に遭遇していた問題を最小としてい
る。更に、カプトンの連続的膜の場合に発生することの
ある剥離の問題は実質的に解消されている。更に、空洞
をモールド化合物で充填させることによって、クラムシ
ェル効果の悪影響が減少されている。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−2626(JP,A) 特開 昭60−225450(JP,A) 特開 昭61−51944(JP,A) 特開 昭63−4661(JP,A) 実開 昭62−42241(JP,U) 実開 昭63−82937(JP,U)

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項1】集積回路装置パッケージにおいて、 内側リードフィンガ(16)と外側リードボンド(26)と
    を具備する比較的薄い可撓性テープ状構成体(14)、 前記外側リードボンド(26)と整合され且つそれに接続
    されているパッケージリード(28)を具備しており前記
    構成体に連結されている剛性のリードフレーム(12)、 集積回路が形成されている集積回路ダイ(10)、 前記構成体(14)上に着座して前記集積回路ダイ(10)
    が取り付けられているダイ取り付けパット(22)、 前記集積回路ダイ(10)及び前記内側リードフィンガ
    (16)へ接続されているリードワイヤ(50)、 前記リードワイヤ(50)を前記ダイ取り付けパッド(2
    2)から離隔させるために前記パッド(22)上に形成さ
    れているウエッジ(52)、 前記パッド(22)上の下方ボンドチャンネル(44)上の
    接触点と前記ダイ(10)との間において前記パッド(2
    2)上に形成されているダム(42)、 を有する集積回路装置パッケージ。
  2. 【請求項2】特許請求の範囲第1項において、前記ダム
    が絶縁性物質から構成されている集積回路装置パッケー
    ジ。
  3. 【請求項3】特許請求の範囲第1項において、前記ダム
    がカプトン(Kapton)から構成されている集積回路装置
    パッケージ。
  4. 【請求項4】特許請求の範囲第1項において、前記ウエ
    ッジがカプトン(Kapton)から形成されている集積回路
    装置パッケージ。
  5. 【請求項5】特許請求の範囲第1項において、前記テー
    プ状構成体の上に形成された認識パターン(54)を有す
    る集積回路装置パッケージ。
  6. 【請求項6】特許請求の範囲第5項において、前記認識
    パターンが、各対が第一及び第二の軸を画定するべく同
    一直線上にある構成要素を持っている離隔した要素から
    なる対を有している集積回路装置パッケージ。
  7. 【請求項7】特許請求の範囲第6項において、前記第一
    軸が前記第二軸に対して実質的に直交している集積回路
    装置パッケージ。
  8. 【請求項8】特許請求の範囲第6項において、前記離隔
    した要素が矩形状であり且つ前記矩形の側部が前記第一
    及び第二軸に沿って整合されている集積回路装置パッケ
    ージ。
  9. 【請求項9】特許請求の範囲第1項において、前記テー
    プ状構成体の上に付着された絶縁膜を有しており、前記
    膜がその中に形成された空洞を有しており、且つ前記空
    洞内にエポキシモールド化合物が閉じ込められている集
    積回路装置パッケージ。
  10. 【請求項10】集積回路装置パッケージにおいて、 内側リードフィンガ(16)と外側リードボンド(26)と
    を具備する比較的薄い可撓性テープ状構成体(14)、 前記外側リードボンド(26)と整合され且つそれに接続
    されているパッケージリード(28)を具備しており前記
    構成体に連結されている剛性のリードフレーム(12)、 集積回路が形成されている集積回路ダイ(10)、 前記構成体(14)上に着座して前記集積回路ダイ(10)
    が取り付けられているダイ取り付けパッド(22)、 前記集積回路ダイ(10)及び前記内側リードフィンガ
    (16)へ接続されているリードワイヤ(50)、 前記パッド(22)上の下方ボンドチャンネル(44)上の
    接触点と前記ダイ(10)との間において前記パッド(2
    2)上に形成されているダム(42)、 前記テープ状構成体(14)上に形成した認識パターン
    (54)、 を有する集積回路装置パッケージ。
  11. 【請求項11】特許請求の範囲第10項において、前記ダ
    ム(42)が絶縁性物質から構成されている集積回路装置
    パッケージ。
  12. 【請求項12】特許請求の範囲第10項において、前記ダ
    ム(42)がカプトン(Kapton)から構成されている集積
    回路装置パッケージ。
  13. 【請求項13】特許請求の範囲第10項において、前記認
    識パターン(54)が、各対が第一及び第二の軸を画定す
    るべく同一直線上にある構成要素を持っている離隔した
    要素からなる対を有している集積回路装置パッケージ。
  14. 【請求項14】特許請求の範囲第13項において、前記第
    一軸が前記第二軸に対して実質的に直交している集積回
    路装置パッケージ。
  15. 【請求項15】特許請求の範囲第13項において、前記離
    隔した要素が矩形状であり且つ前記矩形の側部が前記第
    一及び第二軸に沿って整合されている集積回路装置パッ
    ケージ。
  16. 【請求項16】特許請求の範囲第13項において、前記テ
    ープ状構成体の上に付着された絶縁膜を有しており、前
    記膜がその中に形成された空洞を有しており、且つ前記
    空洞内にエポキシモールド化合物が閉じ込められている
    集積回路装置パッケージ。
JP63501588A 1987-05-13 1988-01-26 集積回路装置パッケージ Expired - Lifetime JP2583597B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US049,641 1987-05-13
US07/049,641 US4771330A (en) 1987-05-13 1987-05-13 Wire bonds and electrical contacts of an integrated circuit device
US49,641 1987-05-13
PCT/US1988/000235 WO1988009056A1 (en) 1987-05-13 1988-01-26 Wire bonds and electrical contacts of an integrated circuit device

Publications (2)

Publication Number Publication Date
JPH01503184A JPH01503184A (ja) 1989-10-26
JP2583597B2 true JP2583597B2 (ja) 1997-02-19

Family

ID=21960900

Family Applications (2)

Application Number Title Priority Date Filing Date
JP63501588A Expired - Lifetime JP2583597B2 (ja) 1987-05-13 1988-01-26 集積回路装置パッケージ
JP63015015A Pending JPH01190102A (ja) 1987-05-13 1988-01-26 平面アンテナ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP63015015A Pending JPH01190102A (ja) 1987-05-13 1988-01-26 平面アンテナ

Country Status (8)

Country Link
US (1) US4771330A (ja)
EP (1) EP0314707B1 (ja)
JP (2) JP2583597B2 (ja)
KR (1) KR890700925A (ja)
AU (1) AU606386B2 (ja)
CA (1) CA1300282C (ja)
DE (1) DE3851741T2 (ja)
WO (1) WO1988009056A1 (ja)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987475A (en) * 1988-02-29 1991-01-22 Digital Equipment Corporation Alignment of leads for ceramic integrated circuit packages
US5184207A (en) * 1988-12-07 1993-02-02 Tribotech Semiconductor die packages having lead support frame
US4916519A (en) * 1989-05-30 1990-04-10 International Business Machines Corporation Semiconductor package
US5299730A (en) * 1989-08-28 1994-04-05 Lsi Logic Corporation Method and apparatus for isolation of flux materials in flip-chip manufacturing
US5227663A (en) * 1989-12-19 1993-07-13 Lsi Logic Corporation Integral dam and heat sink for semiconductor device assembly
US5175612A (en) * 1989-12-19 1992-12-29 Lsi Logic Corporation Heat sink for semiconductor device assembly
JP2527828B2 (ja) * 1990-02-27 1996-08-28 三菱電機株式会社 半導体パッケ―ジ
US5173766A (en) * 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
US5399903A (en) * 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US5168345A (en) * 1990-08-15 1992-12-01 Lsi Logic Corporation Semiconductor device having a universal die size inner lead layout
US5142450A (en) * 1991-04-12 1992-08-25 Motorola, Inc. Non-contact lead design and package
GB2257827B (en) * 1991-07-17 1995-05-03 Lsi Logic Europ Support for semiconductor bond wires
US5451813A (en) * 1991-09-05 1995-09-19 Rohm Co., Ltd. Semiconductor device with lead frame having different thicknesses
JP2970111B2 (ja) * 1991-09-19 1999-11-02 日本電気株式会社 リードフレーム、半導体装置及びその製造方法
US5434750A (en) * 1992-02-07 1995-07-18 Lsi Logic Corporation Partially-molded, PCB chip carrier package for certain non-square die shapes
US5854085A (en) * 1992-06-04 1998-12-29 Lsi Logic Corporation Multi-layer tab tape having distinct signal, power and ground planes, semiconductor device assembly employing same, apparatus for and method of assembling same
US5801432A (en) * 1992-06-04 1998-09-01 Lsi Logic Corporation Electronic system using multi-layer tab tape semiconductor device having distinct signal, power and ground planes
JPH0653277A (ja) * 1992-06-04 1994-02-25 Lsi Logic Corp 半導体装置アセンブリおよびその組立方法
US5532934A (en) * 1992-07-17 1996-07-02 Lsi Logic Corporation Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions
US5340772A (en) * 1992-07-17 1994-08-23 Lsi Logic Corporation Method of increasing the layout efficiency of dies on a wafer and increasing the ratio of I/O area to active area per die
US5561086A (en) * 1993-06-18 1996-10-01 Lsi Logic Corporation Techniques for mounting semiconductor dies in die-receiving areas having support structure having notches
JPH0714976A (ja) * 1993-06-24 1995-01-17 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置
US5438477A (en) * 1993-08-12 1995-08-01 Lsi Logic Corporation Die-attach technique for flip-chip style mounting of semiconductor dies
US5388327A (en) * 1993-09-15 1995-02-14 Lsi Logic Corporation Fabrication of a dissolvable film carrier containing conductive bump contacts for placement on a semiconductor device package
US5455387A (en) * 1994-07-18 1995-10-03 Olin Corporation Semiconductor package with chip redistribution interposer
JP2546195B2 (ja) * 1994-10-06 1996-10-23 日本電気株式会社 樹脂封止型半導体装置
KR100362504B1 (ko) * 1996-01-22 2003-01-29 앰코 테크놀로지 코리아 주식회사 칩 크기형 반도체 패키지의 제조방법
US6043100A (en) * 1996-04-19 2000-03-28 Weaver; Kevin Chip on tape die reframe process
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
JPH11233531A (ja) * 1998-02-17 1999-08-27 Nec Corp 電子部品の実装構造および実装方法
US5920112A (en) * 1998-04-07 1999-07-06 Micro Networks Corporation Circuit including a corral for containing a protective coating, and method of making same
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US7199477B1 (en) * 2000-09-29 2007-04-03 Altera Corporation Multi-tiered lead package for an integrated circuit
US6908843B2 (en) * 2001-12-28 2005-06-21 Texas Instruments Incorporated Method and system of wire bonding using interposer pads
US6768212B2 (en) * 2002-01-24 2004-07-27 Texas Instruments Incorporated Semiconductor packages and methods for manufacturing such semiconductor packages
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
US20070031996A1 (en) * 2003-04-26 2007-02-08 Chopin Sheila F Packaged integrated circuit having a heat spreader and method therefor
US7323765B2 (en) * 2004-10-13 2008-01-29 Atmel Corporation Die attach paddle for mounting integrated circuit die
US7358617B2 (en) * 2004-11-29 2008-04-15 Texas Instruments Incorporated Bond pad for ball grid array package
US7378721B2 (en) * 2005-12-05 2008-05-27 Honeywell International Inc. Chip on lead frame for small package speed sensor
US8258609B2 (en) * 2007-03-21 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with lead support

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE31967E (en) * 1975-07-07 1985-08-13 National Semiconductor Corporation Gang bonding interconnect tape for semiconductive devices and method of making same
US4234666A (en) * 1978-07-26 1980-11-18 Western Electric Company, Inc. Carrier tapes for semiconductor devices
JPS5624958A (en) * 1979-08-07 1981-03-10 Nec Kyushu Ltd Lead frame for semiconductor device
JPS577953A (en) * 1980-06-18 1982-01-16 Matsushita Electric Ind Co Ltd Semiconductor device
US4380042A (en) * 1981-02-23 1983-04-12 Angelucci Sr Thomas L Printed circuit lead carrier tape
US4496965A (en) * 1981-05-18 1985-01-29 Texas Instruments Incorporated Stacked interdigitated lead frame assembly
EP0078606A3 (en) * 1981-11-02 1985-04-24 Texas Instruments Incorporated A semiconductor assembly with wire support
US4390598A (en) * 1982-04-05 1983-06-28 Fairchild Camera & Instrument Corp. Lead format for tape automated bonding
US4479298A (en) * 1983-07-26 1984-10-30 Storage Technology Partners Alignment apparatus and method for mounting LSI and VLSI packages to a printed circuit board
JPS6084854A (ja) * 1983-10-14 1985-05-14 Toshiba Corp 樹脂封止型半導体装置
US4672421A (en) * 1984-04-02 1987-06-09 Motorola, Inc. Semiconductor packaging and method
JPS60225450A (ja) * 1984-04-24 1985-11-09 Furukawa Electric Co Ltd:The 半導体装置の製造法
US4663650A (en) * 1984-05-02 1987-05-05 Gte Products Corporation Packaged integrated circuit chip
US4701781A (en) * 1984-07-05 1987-10-20 National Semiconductor Corporation Pre-testable semiconductor die package
JPS61166501A (ja) * 1985-01-18 1986-07-28 Yoshio Morita 水溶液反応による二酸化チタン光学薄膜の形成方法
JPS622626A (ja) * 1985-06-28 1987-01-08 Nec Corp 半導体装置
US4754317A (en) * 1986-04-28 1988-06-28 Monolithic Memories, Inc. Integrated circuit die-to-lead frame interconnection assembly and method

Also Published As

Publication number Publication date
AU1187488A (en) 1988-12-06
EP0314707A1 (en) 1989-05-10
CA1300282C (en) 1992-05-05
DE3851741D1 (de) 1994-11-10
EP0314707B1 (en) 1994-10-05
EP0314707A4 (en) 1990-09-19
DE3851741T2 (de) 1995-02-02
AU606386B2 (en) 1991-02-07
JPH01190102A (ja) 1989-07-31
WO1988009056A1 (en) 1988-11-17
US4771330A (en) 1988-09-13
JPH01503184A (ja) 1989-10-26
KR890700925A (ko) 1989-04-28

Similar Documents

Publication Publication Date Title
JP2583597B2 (ja) 集積回路装置パッケージ
US4907061A (en) Electronic device
KR101868760B1 (ko) 홀 센서의 제조 방법 및 홀 센서와 렌즈 모듈
US5382546A (en) Semiconductor device and method of fabricating same, as well as lead frame used therein and method of fabricating same
JP2782870B2 (ja) リードフレーム
JPS62260343A (ja) 半導体装置
JPH07297348A (ja) 半導体装置およびその製造に用いるリードフレームならびに半導体装置の製造方法
JP2784209B2 (ja) 半導体装置
JP2652222B2 (ja) 電子部品搭載用基板
JP2771567B2 (ja) 混成集積回路
JPH09199631A (ja) 半導体装置の構造と製造方法
JPH05251513A (ja) 半導体装置
JPH08250624A (ja) 半導体装置およびその製造方法
JP2575749B2 (ja) 半導体装置におけるリードの製造方法
JPH0661371A (ja) 半導体装置
JPH04290254A (ja) 半導体装置用リードフレーム
JPH039541A (ja) 半導体装置の製造方法
JPH1012782A (ja) 混成集積回路装置およびその製造方法
JPH10116857A (ja) 回路基板
JPS63169746A (ja) 半導体装置
JPH08213733A (ja) 混成集積回路装置
JPH0358539B2 (ja)
JPS6199342A (ja) 半導体装置
JPS62179196A (ja) 半導体搭載装置
JPH07183336A (ja) Tabテープ及びその製造方法並びに半導体装置