JPS6053330B2 - プログラム書き込み方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、プログラム書き込み方式に関し、特に演算
処理制御装置における読み書き可能なメモリーおよび読
み出し専用メモリーの双方に互換性をもつてプログラム
を書き込むことのできる方式に関するものである。

一般に、ストアード式シーケンス制御装置やマイクロ
コンピュータ等のように中央演算ユニットと該中央演算
ユニットに対する演算命令、すなわちプログラムを収容
したメモリーとを有する演算処理制御装置においては、
予じめメモリーにプログラムを書き込む過程を必要とし
、一般には、まず、プログラムローターによつて所要の
プログラムを読み書き可能なメモリーに記憶させ、その
後に、確定したプログラムを特別の書き込み機によつて
読み出し専用メモリーに書き込み、書き込み済みの読み
出し専用メモリーを永久メモリーとして用いている。

以下では演算処理制御装置の一例としてストアード式
シーケンス制御装置をとりあげ、そのプログラム書き込
み処理について更に詳しく説明する。

通常のストアード式シーケンス制御装置は第１図に示す
ような構成をとつており、ここにストアード式シーケン
ス制御装置本体１は外部制御対象との接続を行なう入出
力インターフェース２、演算を実行する中央演算ユニッ
ト３、システムの電源４、およびプログラムを記憶させ
るメモリー回路５から構成されている。このようなスト
アード式シーケンス制御装置本体１に対して所要のプロ
グラムを書き込むために、一般には、プログラムロータ
ー８をコネクタ９を介して中央演算ユニット３に接続し
、シーケンス制御装置の仕様に基づいた言語によりプロ
グラムを書き込めるように構成している。このようなス
トアード式シーケンス制御装置を実運転させるまでの通
常の工程は次の通りである。

まず、工程１において、シーケンス制御装置の制御対象
および制御仕様を決定し、そこでプログラムを作成する
。次の工程２では、第１図のメモリー回路５として、読
み書き可能なメモリー、例えばランダムアクセスメモリ
ー（以下ＲＡＭと略記する）６を接続しておき、プログ
ラムローダー８により工程１で作成したプログラムを書
き込む。次いで、工程３では、工程２において上記ＲＡ
Ｍ６に書き込んだプログラムにより中央演算ユニット３
を動作させ、プログラムと制御仕様とに差異がないかの
試験、および誤りの訂正を行う（デバッグ）。この工程
で実運転に入つてもよいプログラムが確定する。このデ
バツギング工程３までは、メモリー回路５として、読み
書き可能なメモリーを使用してプログラムデバッグ中に
発生する修正、即ちＲＡＭ６の内容変更を迅速に行なう
必要がある。他方、実運転時には、メモリー回路５とし
て、デバツキング工程において確定したプログラムが電
源断により変化したり、消滅したりしないような永久メ
モリーを用いることが要求され、例えばコアメモリー等
が実用化されているが、これにはメモリー装置の規模や
構成が複雑でコスト高であるという難点がある。また、
ＲＡＭにおいても、上記機能をもたせるためには停電時
にメモリーの内容が消滅しないようにするための停電保
護回路（例えば電池によるバックアップ）、電源しや断
時や運転時に誤書き込みがなされないようにするための
周辺回路等を必要とし安定性、信頼性、保守性、価格な
どの点から望ましくない。そこで、プログラム確定後は
読み出し専用メモリーとして安価な半導体永久メモリー
、例えばプログラマブルリードオンリーメモリ（以下Ｐ
ＲＯＭと略記する）７をメモリー回路５に用い、このＰ
ＲＯＭ７に確定したプログラムの内容を書き込んで、Ｒ
ＡＭ６と交換して実運転に入ることは広く知られている
。しかし、ここでＰＲＯＭ７に対する書き込みは前述の
ＲＡＭ６の如く簡単ではなく、書き込みにあたつて、Ｒ
ＡＭの如きロジックレベルの信号の結合だけでなくて補
助電源や信号の印加のタイミングについての考慮を要し
、また、いつたん書き込むと、その内容を変更できず、
変更するために消去器を使用すると書き込んだ内容すべ
てが一様に消去されてしまい、新たに書き込みを行なう
必要があり、これは非常に時間がかかることになる。そ
こで、実際には、プログラムデバッグの工程３の次に、
プログラムをいつたん機械語に変換する工程４を経てか
ら、次の工程５において、ＰＲＯＭ専用のプログラムロ
ーダーによつて、ＲＡＭ６の内容をＰＲＯＭ７に書き込
み、そこで実運転用のプログラムが確定する。従つて、
プログラム書き込みにあたつて、ＲＡＭとＰＲＯＭの双
方およびそれぞれのローターを用いる欠点があり、その
ためにプログラム作成工程が煩雑となり、しかもＰＲＯ
Ｍにプログラムを確定した後はその変更が難しいという
欠へも存する。そこで、本発明の目的は、上述の欠点を
除去して、ＰＲＯＭの書き込み方式をＲＡＭと同等に行
なわせるようにし、ＲＡＭ用プログラムローダーによつ
て、ＰＲＯＭを演算処理制御装置に接続した状態で書き
込めるように適切に構成して、上記工程４および５を省
略できるようにしたプログラム書き込み方式を提供する
ことにある。本発明の他の目的は、実動作後に生じたプ
ログラムの微少な変更をＰＲＯＭをシーケンス制御装置
に接続したままの状態で可能にしたプログラム書き込み
方式を提供することにある。このような目的を達成する
ために、本発明は、中央演算ユニットおよび該中央演算
ユニットに対するプログラムがプログラムローダーによ
つて書き込まれるメモリーユニットを有する演算処理制
御装置において、前記演算処理制御装置を前記メモリー
ユニットとして読み書き可能なメモリーユニットおよび
書き込み回路が組込まれた読み出し専用メモリーユニッ
トのいずれか一方を選択可能として選択されたメモリー
ユニットの種別を判別するための判別信号を形成するよ
うに構成し、前記プログラムローダーには、前記判別信
号に基づいて選択されたメモリーユニットがいずれであ
るかを識別する工程、読み書き可能なメモリーユニット
が選択された場合にはその仕様に応じてプログラムを書
き込む工程、読み出し専用メモリーユニットが選択され
た場合には、前記プログラムが有効命令か無効命令であ
るかを判断し、無効命令のときには指定されたアドレス
に予じめ定めた論理状態を書き込んで爾後有効命令の書
き込みを禁止するようにし、有効命令のときには指定さ
れたアドレスにすでに他の命令が書き込まれているかを
確認したのち当該有効命令を書き込む工程を実行する機
能をもたせるようにしたことを特徴とするものである。

以下に、図面を参照して本発明の詳細な説明する。

本発明プログラム書き込み方式を適用したストアード式
シーケンス制御装置の構成の一例を第２Ｊ図に示す。

ここで点線ブロック１１で囲んだ部分がシーケンス制御
装置本体であり、この本体１１は、外部制御対象と接続
される入出力インターフェース回路１２、論理演算を行
う中央演算ユニット１３、プログラム記憶用メモリー（
ＲＡＭまたはＰＲＯＭ）１牡プログラムローダー１５と
メモリー１４との間のインターフェース回路１６および
入出力インターフェース回路１２と、中央演算ユニット
１３と、メモリー１４と、プログラムローダーインター
フエース回路１６との間を接続す，るシステムバス１７
を有する。プログラムローダー１５はメモリー１４にプ
ログラムを書き込み、またメモリー１４からプログラム
を読み出すためのローターであり、コネクタ１８を介し
て、必要時に、プログラムローダーインターフエース回
路１６に接続される。このようなシーケンス制御装置が
実運転中は、中央演算ユニット１３はメモリー１４に収
容されているプログラムをシステムバス１７を介して読
み取り、解読し、そのプログラムに応じた命令を実行し
、入出力インターフェース回路１２との間で出力を送出
し、あるいは入力を受信する。

このプログラム実行過程は通常のストアード式シーケン
ス制御装置の場合と同様である。プログラムローダー１
５によりプログラムを書き込み、あるいは読み出しを行
うときには、プログラムローダー１５の要求に応じて、
インターフェース回路１６およびシステムバス１７を介
して、中央演算ユニット１３と入出力インターフェース
回路１２の動作を停止させ、プログラムローダー１５を
インターフェース回路１６からシステムバス１７を介し
てメモリー１４に直結する。

第２図において、符号１９は、メモリー１４として接続
されているメモリーがＲＡＭまたはＰＲＯＭのいずれで
あるのかを確認するための信号線であり、ＲＡＭが接続
されているときには常時、例えば、論理゜゜０゛、ＰＲ
ＯＭが接続されているときには常時、例えば、論理゜゜
１゛が信号線１９に現われるようにして、Ｒハ４とＰＲ
ＯＭとの判定を行う。メモリー１４としてＲＡＭを用い
る場合と、ＰＲＯＭを用いる場合とて動作が異なるのは
、プログラム書き込み時である。

すなわち、プログラム書き込み時のＲＡＭとＰＲＯＭと
の相違は書き込み信号のパルス幅、与える電圧、ＲＡＭ
およびＰＲＯＭ素子のチップセレクト端子の信号の与え
かたなどである。また、ＰＲＯＭの場合は、一度書き込
まれたアドレスの上に別個のプログラムを書き込むこと
はできない。そこで、これらの点を考慮して、本発明で
は、プログラムローダー１５を第３図に示す工程を実行
する機能をもつように構成すると共に、メモリー１４に
はプログラム変更時にＰＲＯＭに書き込みを行うための
ＰＲＯＭ用書き込み回路をも組み込む。

第３図において、工程ａでは、プログラムローダー１５
に対して使用者がデータを設定し、書き込み指令を出す
。

次の工程ｂでは、書き込み指令の後、第２図のメモリー
判別信号線１９によりメモリー１４として接続されてい
るものがＲＡＭかＰＲＯＭかを判定する。工程ｂにおい
てＲＡＭと判定した場合には、次の工程ｈにおいてＲＡ
Ｍの仕様により書き込みを・実行する。

工程ｂにおいてＰＲＯＭと判定した場合には、次の工程
ｃにおいて、無効命令（ＮＯＰ）を書く場合と有効命令
を書く場合とのいずれであるかを判断する。

この判断は、ＰＲＯＭの場合、プログラム門の変更は容
易にできないため、変更するプログラムを無効命令とし
てつぶし、変更後のプログラムをＰＲＯＭ中の他のあい
ている所に収納するために行うものである。すなわち、
ＰＲＯＭの場合、何も書かれていない状態は、各ビット
がすべて゜“ｒ゛フまたはすべて“゜０゛の論理状態に
なつており、第２図の中央演算ユニット１３はその論理
状態を無効命令として解読する。これは、プログラムが
ＰＲＯＭの全アドレスにわたつて書かれるとは限らず、
ＰＲＯＭに書き込みのなされていない余白がある可能性
があり、その余白は何も書いていない状態のためそこの
論理状態、すなわちすべで１゛またぱ“０゛が有効命令
として実行されないようにするためである。そこで、た
とえば、ＰＲＯＭの何も書かれていない状態において各
ビットが論理６１ｒ゛をとる場合には、プログラムを書
き込んだ状態において論理゜“１゛をとつているビット
は論理゜゜０゛に変更することが可能である。

本発明では、このようなＰＲＯＭの機能を利用して、プ
ログラムの変更の時、変更するアドレスのすべてのビッ
トを論理゜゜０゛にし、以て中央演算ユニット１３がこ
の状態も無効命令として解読するようにする。換言する
と、ＰＲＯＭにプログラムを書き込む場合に、無効命令
、すなわちすべて゜゜０゛は、すでにプログラムが書き
込まれているところに書き込むことができるが、有効命
令については、すでにプログラムの書き込まれていると
ころには書き込めないが、余白、すなわちすべて゜“１
゛のところに書き込むことができる。次の工程ｇでは、
ＰＲＯＭの仕様で書き込みが行なわれる。

工程ｃで無効命令と判定されると、そのアドレスにすで
にプログラムされていても無効命令書き込みに意味があ
るので工程ｇに直接進み、当該アドレスの全ビットを゜
“０にに変更する。他方、工程ｃで無効命令でないこと
が確認されると、次の工程ｅによりすでにプログラムが
書き込まれているかどうかを確認する。すでにプログラ
ムが書き込まれているときには、次の工程ｆに進み、す
でにプログラムが書かれている所に重一ねて有効命令を
書き込もうとした時は、工程ｆでその誤操作表示を行な
う。工程ｅで、プログラムが何も書き込まれていないこ
とが確認されると次の工程ｇにおいてて所要の有効プロ
グラムがＰＲＯＭの余白部分に書き込まれる。次の工程
１では、工程ｇまたはｈで書き込まれたプログラムを読
み出し、更に工程ｊで書き込むべきプログラムと比較し
て誤書き込みの有無を確認する。

なお、工程ｋでは誤書き込みのあつた場合の誤動作表示
を行う。プログラムローダー１５のこれらの機能のうち
、ＰＲＯＭに関するものは工程Ｂ，ｃ９ｅ９ｆおよびｇ
を実行する部分であるが、プログラムローダー１５にお
いては工程ａ１すなわち各種命令の機械語変換、表示等
の機能が大部分を占め、しかも、これらの機能は通常の
ＲＡＭ用ローターに備わつており、従つて、上述の工程
の増加による機能拡大に伴うコスト上昇は専用の書き込
み機を使用する場合よりもはるかに少ない。

このように本発明によれば、例えばストアード式シーケ
ンス制御装置等の演算処理制御装置においてＰＲＯＭの
メモリーユニットに書き込み回路を）組み込み、しかも
プログラムローダーにＰＲＯＭ仕様の書き込み機能を付
加したことにより、ＰＲＯＭに直接プログラムローダー
よりプログラムを書き込むことができ、従つて、従来の
工程４は不用となり、工程５においてはＰＲＯＭ専用書
き込み機が不用となる利点を発揮する。

更に、本発明ではＰＲＯＭに予じめ余白を設けておくこ
とにより、運転後に僅かなプログラム変更を行なうこと
が、ＰＲＯＭにおいても可能となる。これらの処理はす
べてＰＲＯＭメモリーユニットをシーケンス制御装置に
接続した状態で行えるため、本発明は装置の設置されて
いる所で、ＰＲＯＭ専用の特別の書き込み機を必要とす
ることなく、プログラム書き込みを容易に行なえる利点
も有する。

なお、以上では、本発明を、ストアード式シーケンス制
御装置のメモリーへの書き込みの場合について説明して
きたが、本発明はかかる実施例にのみ限定れるものでは
なく、ＲＡＭＩ：．ＰＲＯＭを共用するいかなる演算処
理制御装置についても適用して極めて有効なものである
。

【図面の簡単な説明】

第１図は従来のストアード式シーケンス制御装置の概略
構成図、第２図は本発明プログラム書き込み方式を用い
たストアード式シーケンス制御装置の構成例を示すブロ
ック線図、および第３図はそのプログラムローダーのプ
ログラム書き込み動作説明用流れ図である。 １１・・・ストアード式シーケンス制御装置本体、１２
・・・入出力インターフェース回路、１３・・・中央演
算ユニット、１４・・・メモリー、１５・・・プログラ
ムローダー、１６・・・プログラムローダーインターフ
エース回路、１７・・・システムバス、１８・ｌコネク
タ、１９・・・メモリー判別信号線。

Claims (1)

【特許請求の範囲】
1. １ 中央演算ユニットおよび該中央演算ユニットに対す
   るプログラムがプログラムローダーによつて書き込まれ
   るメモリーユニットを有する演算処理制御装置において
   、前記演算処理制御装置を前記メモリーユニットとして
   読み書き可能なメモリーユニットおよび書き込み回路が
   組み込まれた読み出し専用メモリーユニットのいずれか
   一方を選択可能として選択されたメモリーユニットの種
   別を判別するための判別信号を形成するように構成し、
   前記プログラムローダーには前記判別信号に基づいて選
   択されたメモリーユニットがいずれであるかを識別する
   工程、読み書き可能なメモリーユニットが選択された場
   合にはその仕様に応じてプログラムを書き込む工程、読
   み出し専用メモリーユニットが選択された場合には、前
   記プログラムが有効命令か無効命令であるかを判断し、
   無効命令のときには指定されたアドレスに予じめ定めた
   論理状態を書き込んで爾後有効命令の書き込みを禁止す
   るようにし、有効命令のときには指定されたアドレスに
   すでに他の命令が書き込まれているかを確認したのち当
   該有効命令を書き込む工程を実行する機能をもたせるよ
   うにしたことを特徴とするプログラム書き込み方式。