JP3480957B2 - メモリのプログラミング装置 - Google Patents
メモリのプログラミング装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、データ書き換えが可能
なメモリのプログラミング装置に関する。
なメモリのプログラミング装置に関する。
【０００２】
【従来の技術】ＯＡ機器や電子楽器、ゲーム機などに
は、プログラムや音の波形、文字フォントなどのデータ
を必要に応じて記憶させるためのメモリが用いられてい
る。このメモリには、通常、不揮発性で消去・書き込み
が自在なもの、例えば、機器の組み立て時に、一般的な
データをプログラミングしておき、ユーザーが機器を購
入した時や使用中に機器の用途や使用環境などを変える
時に、必要に応じて別のデータをプログラミングするこ
とにより、機器の汎用性を高めるようにしたものが多
い。
は、プログラムや音の波形、文字フォントなどのデータ
を必要に応じて記憶させるためのメモリが用いられてい
る。このメモリには、通常、不揮発性で消去・書き込み
が自在なもの、例えば、機器の組み立て時に、一般的な
データをプログラミングしておき、ユーザーが機器を購
入した時や使用中に機器の用途や使用環境などを変える
時に、必要に応じて別のデータをプログラミングするこ
とにより、機器の汎用性を高めるようにしたものが多
い。
【０００３】
【発明が解決しようとする課題】ところで、上記の書き
換え可能なメモリに記憶させるデータに、機器やメモリ
の動作あるいはベクタの管理を行うための制御プログラ
ムが含まれている場合、そのメモリの記憶内容を書き換
える際に、消去もしくは書き込み中の不慮の電源断など
が発生すると、それに起因する誤動作によって処理プロ
グラムが破壊されることがある。このような事故を防ぐ
ために、従来、記憶内容の書き換え処理は、制御プログ
ラムなどの重要なデータが格納されている領域以外の記
憶領域に対してのみ行われていた。
換え可能なメモリに記憶させるデータに、機器やメモリ
の動作あるいはベクタの管理を行うための制御プログラ
ムが含まれている場合、そのメモリの記憶内容を書き換
える際に、消去もしくは書き込み中の不慮の電源断など
が発生すると、それに起因する誤動作によって処理プロ
グラムが破壊されることがある。このような事故を防ぐ
ために、従来、記憶内容の書き換え処理は、制御プログ
ラムなどの重要なデータが格納されている領域以外の記
憶領域に対してのみ行われていた。
【０００４】しかしながら、メモリがフラッシュ（一括
消去型）メモリ等のブロック単位で消去、書き込みを行
うものである場合は、記憶内容を効率よく書き換えるた
めに、メモリの所定の領域の記憶内容を一括して消去も
しくは書き換えることが望ましく、そのために、上記書
き換え可能なメモリ（以下、メインメモリ）の他、機器
の電源立ち上げ時や、メモリの記憶内容を更新する時に
起動する制御プログラムなどを格納するための書き換え
不可能なプログラムＲＯＭなど（以下、補助メモリ）を
別途備える必要が有り、その分だけ組み立てコストが高
くなっていた。
消去型）メモリ等のブロック単位で消去、書き込みを行
うものである場合は、記憶内容を効率よく書き換えるた
めに、メモリの所定の領域の記憶内容を一括して消去も
しくは書き換えることが望ましく、そのために、上記書
き換え可能なメモリ（以下、メインメモリ）の他、機器
の電源立ち上げ時や、メモリの記憶内容を更新する時に
起動する制御プログラムなどを格納するための書き換え
不可能なプログラムＲＯＭなど（以下、補助メモリ）を
別途備える必要が有り、その分だけ組み立てコストが高
くなっていた。
【０００５】本発明は、上述した問題点を解決するため
になされたものであり、プログラムＲＯＭなどを補助メ
モリとして装備することなく、メインメモリの全領域の
更新が可能なメモリのプログラミング装置を提供するこ
とを目的とする。
になされたものであり、プログラムＲＯＭなどを補助メ
モリとして装備することなく、メインメモリの全領域の
更新が可能なメモリのプログラミング装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに請求項１に記載の発明のメモリのプログラミング装
置は、データの書き換えが可能なメモリにおける特定の
アドレスを保持するアドレス保持手段と、前記アドレス
保持手段が保持するアドレスを変換するアドレス変換手
段と、前記メモリに記憶させるデータを入力するデータ
入力手段と、前記入力手段により入力されたデータを前
記メモリに書き込むデータ書き込み手段と、前記アドレ
ス保持手段が保持するアドレスが前記書き込み手段によ
る前記メモリへの書き込み範囲内に含まれるか否かを判
断するアドレス判断手段と、前記アドレス保持手段が保
持するアドレスが示す箇所のデータを、前記メモリにお
ける前記アドレス変換手段によって変換されたアドレス
が示す箇所へ複写するデータ複写手段とを備え、前記ア
ドレス判断手段により、前記アドレス保持手段が保持す
るアドレスが前記書き込み手段による前記メモリへの書
き込み範囲内に含まれると判断された場合には、当該デ
ータ複写手段が前記アドレス保持手段が保持するアドレ
スが示す箇所のデータを前記メモリにおける前記アドレ
ス変換手段によって変換されたアドレスが示す箇所へ複
写した後に、前記データ書き込み手段は前記メモリの書
き込み範囲に前記入力手段から入力されたデータを書き
込み、前記アドレス判断手段により、前記アドレス保持
手段が保持するアドレスが前記書き込み手段による前記
メモリへの書き込み範囲内に含まれないと判断された場
合には、前記データ複写手段によるデータの複写を行わ
ずに、前記データ書き込み手段は前記メモリの書き込み
範囲に前記入力手段から入力されたデータを書き込むこ
とを特徴とする。また、請求項２に記載の発明のメモリ
のプログラミング装置は、請求項１に記載の発明の構成
に加えて、前記アドレス判断手段により、前記アドレス
保持手段が保持するアドレスが前記書き込み手段による
前記メモリへの書き込み範囲内に含まれると判断された
場合に、前記メモリにおける前記アドレス変換手段によ
って変換されたアドレスが示す箇所のデータを保存する
データ保存手段と、前記データ保存手段が保存するデー
タを、前記メモリにおける前記アドレス変換手段によっ
て変換されたアドレスに復元するデータ復元手段とを備
えている。また、請求項３に記載の発明のメモリのプロ
グラミング装置は、請求項１又は２に記載の構成に加え
て、前記アドレス保持手段に保持された特定のアドレス
が示す箇所のメモリに記憶されるデータは、異常時にメ
モリ内部を復旧するための異常復旧処理プログラム及び
ＢＩＯＳの少なくとも一つであることを特徴とする。
めに請求項１に記載の発明のメモリのプログラミング装
置は、データの書き換えが可能なメモリにおける特定の
アドレスを保持するアドレス保持手段と、前記アドレス
保持手段が保持するアドレスを変換するアドレス変換手
段と、前記メモリに記憶させるデータを入力するデータ
入力手段と、前記入力手段により入力されたデータを前
記メモリに書き込むデータ書き込み手段と、前記アドレ
ス保持手段が保持するアドレスが前記書き込み手段によ
る前記メモリへの書き込み範囲内に含まれるか否かを判
断するアドレス判断手段と、前記アドレス保持手段が保
持するアドレスが示す箇所のデータを、前記メモリにお
ける前記アドレス変換手段によって変換されたアドレス
が示す箇所へ複写するデータ複写手段とを備え、前記ア
ドレス判断手段により、前記アドレス保持手段が保持す
るアドレスが前記書き込み手段による前記メモリへの書
き込み範囲内に含まれると判断された場合には、当該デ
ータ複写手段が前記アドレス保持手段が保持するアドレ
スが示す箇所のデータを前記メモリにおける前記アドレ
ス変換手段によって変換されたアドレスが示す箇所へ複
写した後に、前記データ書き込み手段は前記メモリの書
き込み範囲に前記入力手段から入力されたデータを書き
込み、前記アドレス判断手段により、前記アドレス保持
手段が保持するアドレスが前記書き込み手段による前記
メモリへの書き込み範囲内に含まれないと判断された場
合には、前記データ複写手段によるデータの複写を行わ
ずに、前記データ書き込み手段は前記メモリの書き込み
範囲に前記入力手段から入力されたデータを書き込むこ
とを特徴とする。また、請求項２に記載の発明のメモリ
のプログラミング装置は、請求項１に記載の発明の構成
に加えて、前記アドレス判断手段により、前記アドレス
保持手段が保持するアドレスが前記書き込み手段による
前記メモリへの書き込み範囲内に含まれると判断された
場合に、前記メモリにおける前記アドレス変換手段によ
って変換されたアドレスが示す箇所のデータを保存する
データ保存手段と、前記データ保存手段が保存するデー
タを、前記メモリにおける前記アドレス変換手段によっ
て変換されたアドレスに復元するデータ復元手段とを備
えている。また、請求項３に記載の発明のメモリのプロ
グラミング装置は、請求項１又は２に記載の構成に加え
て、前記アドレス保持手段に保持された特定のアドレス
が示す箇所のメモリに記憶されるデータは、異常時にメ
モリ内部を復旧するための異常復旧処理プログラム及び
ＢＩＯＳの少なくとも一つであることを特徴とする。
【０００７】
【作用】上記の構成により、データの書き換えが可能な
メモリにおける特定のアドレスをアドレス保持手段によ
って保持しておき、該メモリに記憶させるデータが入力
手段により入力されると、その入力データをデータ書き
込み手段によってメモリに書き込む範囲内に、前記特定
アドレスが含まれるか否かをアドレス判断手段により判
断する。ここで、前記特定アドレスが書き込み手段によ
る書き込み範囲内に含まれると判断された場合は、アド
レス保持手段によって保持していた特定アドレスをアド
レス変換手段により変換し、データ複写手段によって前
記特定アドレスが示す箇所のデータを変換アドレスが示
す箇所に複写した後、入力データをデータ書き込み手段
によってメモリに書き込む。一方、アドレス判断手段に
より前記特定アドレスが書き込み手段による書き込み範
囲内に含まれないと判断された場合は、そのまま、入力
データをデータ書き込み手段によってメモリに書き込
む。
メモリにおける特定のアドレスをアドレス保持手段によ
って保持しておき、該メモリに記憶させるデータが入力
手段により入力されると、その入力データをデータ書き
込み手段によってメモリに書き込む範囲内に、前記特定
アドレスが含まれるか否かをアドレス判断手段により判
断する。ここで、前記特定アドレスが書き込み手段によ
る書き込み範囲内に含まれると判断された場合は、アド
レス保持手段によって保持していた特定アドレスをアド
レス変換手段により変換し、データ複写手段によって前
記特定アドレスが示す箇所のデータを変換アドレスが示
す箇所に複写した後、入力データをデータ書き込み手段
によってメモリに書き込む。一方、アドレス判断手段に
より前記特定アドレスが書き込み手段による書き込み範
囲内に含まれないと判断された場合は、そのまま、入力
データをデータ書き込み手段によってメモリに書き込
む。
【０００８】また、変換アドレスが示す箇所のデータを
データ保存手段に保存し、保存手段に保存されたデータ
を変換アドレスが示す箇所にデータ復元手段により復元
するようにしてもよい。さらに、前記アドレス保持手段
に保持された特定のアドレスが示す箇所のメモリに記憶
されるデータは、異常時にメモリ内部を復旧するための
異常復旧処理プログラム及びＢＩＯＳの少なくとも一つ
であってもよい。
データ保存手段に保存し、保存手段に保存されたデータ
を変換アドレスが示す箇所にデータ復元手段により復元
するようにしてもよい。さらに、前記アドレス保持手段
に保持された特定のアドレスが示す箇所のメモリに記憶
されるデータは、異常時にメモリ内部を復旧するための
異常復旧処理プログラム及びＢＩＯＳの少なくとも一つ
であってもよい。
【０００９】
【実施例】以下、本発明を具体化した一実施例を図面を
参照して説明する。図１は本発明の一実施例であるメモ
リのプログラミング装置１の概略構成を示すブロック図
である。この装置１は、ＢＩＯＳ、通常リセット処理プ
ログラム、異常リセット処理プログラム、異常復旧処理
プログラム、明朝体やゴシック体等の文字フォントデー
タなどをフラッシュメモリ３に記憶してプリンタに搭載
されるものである。装置１は、主体となるＣＰＵ２と、
メインメモリであるフラッシュメモリ３と、リセット信
号２１を出力するリセット回路４と、ＣＰＵ２から送ら
れるアドレスをリセット信号に同期して変換するアドレ
ス変換回路５と、このアドレス変換回路５の動作を選択
する選択スイッチ６と、補助メモリであるＲＡＭ７と、
外部とのデータ入出力を担うＩ／Ｏユニット８とから構
成されている。フラッシュメモリ３には、データを６４
Ｋバイト単位で消去、書き込みできるフラッシュＥＥＰ
ＲＯＭを用いた。
参照して説明する。図１は本発明の一実施例であるメモ
リのプログラミング装置１の概略構成を示すブロック図
である。この装置１は、ＢＩＯＳ、通常リセット処理プ
ログラム、異常リセット処理プログラム、異常復旧処理
プログラム、明朝体やゴシック体等の文字フォントデー
タなどをフラッシュメモリ３に記憶してプリンタに搭載
されるものである。装置１は、主体となるＣＰＵ２と、
メインメモリであるフラッシュメモリ３と、リセット信
号２１を出力するリセット回路４と、ＣＰＵ２から送ら
れるアドレスをリセット信号に同期して変換するアドレ
ス変換回路５と、このアドレス変換回路５の動作を選択
する選択スイッチ６と、補助メモリであるＲＡＭ７と、
外部とのデータ入出力を担うＩ／Ｏユニット８とから構
成されている。フラッシュメモリ３には、データを６４
Ｋバイト単位で消去、書き込みできるフラッシュＥＥＰ
ＲＯＭを用いた。
【００１０】ＣＰＵ２とアドレス変換回路５とはアドレ
スバス３１によって接続され、アドレス変換回路５は、
アドレスバス３２によって、フラッシュメモリ３、ＲＡ
Ｍ７、Ｉ／Ｏユニット８と接続される。これにより、Ｃ
ＰＵ２からの出力信号がアドレス変換回路５を介してフ
ラッシュメモリ３、ＲＡＭ７、Ｉ／Ｏユニット８へ送ら
れる。アドレス変換回路５は、リセット回路４より出力
されるリセット信号２１と選択スイッチ６に従ってアド
レス変換を行う。さらに、アドレス変換回路５を介さず
に、ＣＰＵ２と、フラッシュメモリ３、ＲＡＭ７、Ｉ／
Ｏユニット８との間で信号を伝送するためにアドレスバ
ス３３が設けられている。
スバス３１によって接続され、アドレス変換回路５は、
アドレスバス３２によって、フラッシュメモリ３、ＲＡ
Ｍ７、Ｉ／Ｏユニット８と接続される。これにより、Ｃ
ＰＵ２からの出力信号がアドレス変換回路５を介してフ
ラッシュメモリ３、ＲＡＭ７、Ｉ／Ｏユニット８へ送ら
れる。アドレス変換回路５は、リセット回路４より出力
されるリセット信号２１と選択スイッチ６に従ってアド
レス変換を行う。さらに、アドレス変換回路５を介さず
に、ＣＰＵ２と、フラッシュメモリ３、ＲＡＭ７、Ｉ／
Ｏユニット８との間で信号を伝送するためにアドレスバ
ス３３が設けられている。
【００１１】図２は、上記アドレス変換回路５の構成を
示すブロック図である。なお、例としてリセット時にＣ
ＰＵ２から出力されるアドレスを００００００［Ｈ］と
し、アドレス変換回路５によって変換されるアドレスを
０１００００［Ｈ］とする。アドレス変換回路５は、リ
セット信号２１と同期をとるためのラッチ１１、変換後
のアドレス値を生成するための変換データ生成回路１
２、ＡＮＤゲート１３、アドレス一致検出回路１９など
から構成されている。リセット時に選択スイッチ６が押
下されていない場合は、ラッチ１１がクリアされ、その
出力２２はＬｏｗとなり、変換データ生成回路１２から
の出力３４（０１００００［Ｈ］）がマスクされ、ＡＮ
Ｄゲート１３の出力３５がＬｏｗになる。従って、ＣＰ
Ｕ２から出力され、アドレスバス３１上を伝送されるア
ドレス（００００００［Ｈ］）が、そのままアドレスバ
ス３２へと出力される。
示すブロック図である。なお、例としてリセット時にＣ
ＰＵ２から出力されるアドレスを００００００［Ｈ］と
し、アドレス変換回路５によって変換されるアドレスを
０１００００［Ｈ］とする。アドレス変換回路５は、リ
セット信号２１と同期をとるためのラッチ１１、変換後
のアドレス値を生成するための変換データ生成回路１
２、ＡＮＤゲート１３、アドレス一致検出回路１９など
から構成されている。リセット時に選択スイッチ６が押
下されていない場合は、ラッチ１１がクリアされ、その
出力２２はＬｏｗとなり、変換データ生成回路１２から
の出力３４（０１００００［Ｈ］）がマスクされ、ＡＮ
Ｄゲート１３の出力３５がＬｏｗになる。従って、ＣＰ
Ｕ２から出力され、アドレスバス３１上を伝送されるア
ドレス（００００００［Ｈ］）が、そのままアドレスバ
ス３２へと出力される。
【００１２】一方、リセット時に選択スイッチ６が押下
されていた場合は、ラッチ１１がセットされ、その出力
２２はＨｉｇｈとなり、変換データ生成回路１２の出力
３４がＡＮＤゲート１３の出力３５となる。従って、Ｃ
ＰＵ２から出力されてアドレスバス３１上を伝送される
アドレス信号が０１００００［Ｈ］へと変換され、アド
レスバス３２へと出力される。このアドレス変換は、ア
ドレスバス３２の出力が、ある値（本実施例では０１０
０８０［Ｈ］）の時に、アドレス一致検出回路１９が出
力する一致信号（Ｌｏｗアクティブ）によってラッチ３
２がクリアされるまで続けられる。そして、リセット時
に、ＣＰＵ２のプログラムカウンタが０１００８０
［Ｈ］にセットされ、リセット直後にＣＰＵ２が０１０
０８０［Ｈ］をフェッチした時点で上記アドレス変換が
解除されるようにした。
されていた場合は、ラッチ１１がセットされ、その出力
２２はＨｉｇｈとなり、変換データ生成回路１２の出力
３４がＡＮＤゲート１３の出力３５となる。従って、Ｃ
ＰＵ２から出力されてアドレスバス３１上を伝送される
アドレス信号が０１００００［Ｈ］へと変換され、アド
レスバス３２へと出力される。このアドレス変換は、ア
ドレスバス３２の出力が、ある値（本実施例では０１０
０８０［Ｈ］）の時に、アドレス一致検出回路１９が出
力する一致信号（Ｌｏｗアクティブ）によってラッチ３
２がクリアされるまで続けられる。そして、リセット時
に、ＣＰＵ２のプログラムカウンタが０１００８０
［Ｈ］にセットされ、リセット直後にＣＰＵ２が０１０
０８０［Ｈ］をフェッチした時点で上記アドレス変換が
解除されるようにした。
【００１３】図３は、前記フラッシュメモリ３のメモリ
マップを示す図である。００００００［Ｈ］番地４０に
は、通常リセット時の実行開始番地０００８００［Ｈ］
が格納されている。また、００００８０［Ｈ］番地４１
には、異常リセット時の実行開始番地０１００８０
［Ｈ］が格納されており、０００１００［Ｈ］番地４２
には、異常時にメモリ内部を復旧するための異常復旧処
理プログラムとＢＩＯＳ（以下、この２つを合わせてＢ
ＩＯＳ１という）が、リロケータブルな形で格納されて
いる。この００００８０［Ｈ］番地と０００１００
［Ｈ］番地の内容が、ある特定の場合に０１００００
［Ｈ］番地、０１００８０［Ｈ］番地へそれぞれ複写さ
れる（以下、複写されたＢＩＯＳ１をＢＩＯＳ２と呼
ぶ）。尚、ある特定の場合とは、本実施例の場合、ＢＩ
ＯＳ１を含むブロックの書き換えを行う場合（Ｓ３にて
Ｙｅｓ）である。
マップを示す図である。００００００［Ｈ］番地４０に
は、通常リセット時の実行開始番地０００８００［Ｈ］
が格納されている。また、００００８０［Ｈ］番地４１
には、異常リセット時の実行開始番地０１００８０
［Ｈ］が格納されており、０００１００［Ｈ］番地４２
には、異常時にメモリ内部を復旧するための異常復旧処
理プログラムとＢＩＯＳ（以下、この２つを合わせてＢ
ＩＯＳ１という）が、リロケータブルな形で格納されて
いる。この００００８０［Ｈ］番地と０００１００
［Ｈ］番地の内容が、ある特定の場合に０１００００
［Ｈ］番地、０１００８０［Ｈ］番地へそれぞれ複写さ
れる（以下、複写されたＢＩＯＳ１をＢＩＯＳ２と呼
ぶ）。尚、ある特定の場合とは、本実施例の場合、ＢＩ
ＯＳ１を含むブロックの書き換えを行う場合（Ｓ３にて
Ｙｅｓ）である。
【００１４】上記の構成による装置１の動作を図４及び
図５に示すフローチャートを参照して説明する。新たに
フラッシュメモリ３に記憶させるデータ（以下、新デー
タ）を入力する（Ｓ１）。データの入力が完了すれば、
入力されたデータの先頭ブロックにフラッシュメモリ３
上のアドレスポインタをセットする（Ｓ２）。
図５に示すフローチャートを参照して説明する。新たに
フラッシュメモリ３に記憶させるデータ（以下、新デー
タ）を入力する（Ｓ１）。データの入力が完了すれば、
入力されたデータの先頭ブロックにフラッシュメモリ３
上のアドレスポインタをセットする（Ｓ２）。
【００１５】次に、前記アドレスポインタが示すブロッ
クにＢＩＯＳ１が含まれるか否かを判断する（Ｓ３）。
ＢＩＯＳ１が含まれないと判断された場合は（Ｓ３にて
Ｎｏ）、ＢＩＯＳ１を用いてアドレスポインタの示すブ
ロックに新データをプログラミングする（Ｓ４）。一
方、アドレスポインタの示すブロックにＢＩＯＳ１が含
まれると判断された場合は（Ｓ３にてＹｅｓ）、ＢＩＯ
Ｓ２が有効か否かを判断する（Ｓ５）。有効であると判
断された場合は（Ｓ５にてＹｅｓ）、そのままＢＩＯＳ
２を用いてアドレスポインタの示すブロックに新データ
をプログラミングする。（Ｓ９）
クにＢＩＯＳ１が含まれるか否かを判断する（Ｓ３）。
ＢＩＯＳ１が含まれないと判断された場合は（Ｓ３にて
Ｎｏ）、ＢＩＯＳ１を用いてアドレスポインタの示すブ
ロックに新データをプログラミングする（Ｓ４）。一
方、アドレスポインタの示すブロックにＢＩＯＳ１が含
まれると判断された場合は（Ｓ３にてＹｅｓ）、ＢＩＯ
Ｓ２が有効か否かを判断する（Ｓ５）。有効であると判
断された場合は（Ｓ５にてＹｅｓ）、そのままＢＩＯＳ
２を用いてアドレスポインタの示すブロックに新データ
をプログラミングする。（Ｓ９）
【００１６】また、無効であると判断された場合は（Ｓ
５にてＮｏ）、０１００００［Ｈ］から０１ＦＦＦＦ
［Ｈ］の内容をＲＡＭ７に退避させた後（Ｓ６）、００
００８０［Ｈ］番地４１の内容を０１００００［Ｈ］番
地に複写、０００１００［Ｈ］番地４２のＢＩＯＳ１を
０１００８０［Ｈ］番地へ複写し（Ｓ７）、この複写が
正常終了したか否かを判断する（Ｓ８）。ここで、複写
が異常であると判断された場合は（Ｓ８にてＮｏ）、エ
ラー表示を行った後（Ｓ１４）、プログラム処理を終了
する。また、正常であると判断された場合は（Ｓ８にて
Ｙｅｓ）、ＢＩＯＳ２を用いてアドレスポインタの示す
ブロックに新データをプログラミングする（Ｓ９）。
５にてＮｏ）、０１００００［Ｈ］から０１ＦＦＦＦ
［Ｈ］の内容をＲＡＭ７に退避させた後（Ｓ６）、００
００８０［Ｈ］番地４１の内容を０１００００［Ｈ］番
地に複写、０００１００［Ｈ］番地４２のＢＩＯＳ１を
０１００８０［Ｈ］番地へ複写し（Ｓ７）、この複写が
正常終了したか否かを判断する（Ｓ８）。ここで、複写
が異常であると判断された場合は（Ｓ８にてＮｏ）、エ
ラー表示を行った後（Ｓ１４）、プログラム処理を終了
する。また、正常であると判断された場合は（Ｓ８にて
Ｙｅｓ）、ＢＩＯＳ２を用いてアドレスポインタの示す
ブロックに新データをプログラミングする（Ｓ９）。
【００１７】ブロックのプログラミングが終了したら、
入力された全データのプログラミングが終了したか否か
を判断する（Ｓ１０）。終了していない場合は（Ｓ１０
にてＮｏ）、アドレスポインタを次のブロックの先頭に
セットし、Ｓ３乃至Ｓ１０の処理を繰り返す。全データ
のプログラミングが終了した場合（Ｓ１０にてＹｅ
ｓ）、新データをプログラミングした領域にＢＩＯＳ２
が含まれるか否かを判断する（Ｓ１２）。含まれる場合
は（Ｓ１２にてＹｅｓ）、そのままプログラミング処理
を終了し、含まれない場合は（Ｓ１２にてＮｏ）、Ｓ６
にてＲＡＭ７に退避させていたデータを０１００００
［Ｈ］番地に復元し（Ｓ１３）、プログラミング処理を
終了する。このように、ＢＩＯＳ１が格納されたブロッ
クをプログラミングする場合には（Ｓ３にてＹｅｓ）、
００００８０［Ｈ］番地４１の内容を０１００００
［Ｈ］番地に複写、０００１００［Ｈ］番地４２のＢＩ
ＯＳ１を０１００８０［Ｈ］番地へ複写し（Ｓ７）、そ
して、ＢＩＯＳ１が格納されたブロックを、ＢＩＯＳ２
を用いてプログラミングし（Ｓ９）、また、ＢＩＯＳ１
が格納されたブロックではないブロックをプログラミン
グする場合には（Ｓ３にてＮｏ）、ＢＩＯＳ１を用いて
プログラミングする（Ｓ４）ので、フラッシュメモリ３
に記憶された重要なデータである異常復旧処理プログラ
ムとＢＩＯＳを必ずフラッシュメモリ３に常駐させつ
つ、全領域の書き換えが可能となる。 また、ＢＩＯＳ
１が格納されたブロックをプログラミングする場合には
（Ｓ３にてＹｅｓ）、００００８０［Ｈ］番地４１の内
容を０１００００［Ｈ］番地に複写、０００１００
［Ｈ］番地４２のＢＩＯＳ１を０１００８０［Ｈ］番地
へ複写する（Ｓ７）ので、ＢＩＯＳ２を用いてＢＩＯＳ
１が格納されたブロックをプログラミングしている時
（Ｓ９実行中）に、不慮の電源断などが発生してＢＩＯ
Ｓ１が破壊されたとしても、ＢＩＯＳ１が複写されたＢ
ＩＯＳ２が０１００８０［Ｈ］番地に格納されている。
そのため、ユーザがリセット時に選択スイッチ６を押下
すると、図２のラッチ１１がセットされ、その出力２２
はＨｉｇｈとなり、変換データ生成回路１２の出力３４
がＡＮＤゲート１３の出力３５となり、ＣＰＵ２から出
力されてアドレスバス３１上を伝送されるアドレス信号
が０１００００［Ｈ］へと変換され、アドレスバス３２
へと出力され、ＣＰＵ２は、０１００００［Ｈ］番地に
格納された実行開始番地０１００８０［Ｈ］を読み込ん
で、０１００８０［Ｈ］番地に格納されているＢＩＯＳ
２を用いて、メモリ内部を復旧することができる。
入力された全データのプログラミングが終了したか否か
を判断する（Ｓ１０）。終了していない場合は（Ｓ１０
にてＮｏ）、アドレスポインタを次のブロックの先頭に
セットし、Ｓ３乃至Ｓ１０の処理を繰り返す。全データ
のプログラミングが終了した場合（Ｓ１０にてＹｅ
ｓ）、新データをプログラミングした領域にＢＩＯＳ２
が含まれるか否かを判断する（Ｓ１２）。含まれる場合
は（Ｓ１２にてＹｅｓ）、そのままプログラミング処理
を終了し、含まれない場合は（Ｓ１２にてＮｏ）、Ｓ６
にてＲＡＭ７に退避させていたデータを０１００００
［Ｈ］番地に復元し（Ｓ１３）、プログラミング処理を
終了する。このように、ＢＩＯＳ１が格納されたブロッ
クをプログラミングする場合には（Ｓ３にてＹｅｓ）、
００００８０［Ｈ］番地４１の内容を０１００００
［Ｈ］番地に複写、０００１００［Ｈ］番地４２のＢＩ
ＯＳ１を０１００８０［Ｈ］番地へ複写し（Ｓ７）、そ
して、ＢＩＯＳ１が格納されたブロックを、ＢＩＯＳ２
を用いてプログラミングし（Ｓ９）、また、ＢＩＯＳ１
が格納されたブロックではないブロックをプログラミン
グする場合には（Ｓ３にてＮｏ）、ＢＩＯＳ１を用いて
プログラミングする（Ｓ４）ので、フラッシュメモリ３
に記憶された重要なデータである異常復旧処理プログラ
ムとＢＩＯＳを必ずフラッシュメモリ３に常駐させつ
つ、全領域の書き換えが可能となる。 また、ＢＩＯＳ
１が格納されたブロックをプログラミングする場合には
（Ｓ３にてＹｅｓ）、００００８０［Ｈ］番地４１の内
容を０１００００［Ｈ］番地に複写、０００１００
［Ｈ］番地４２のＢＩＯＳ１を０１００８０［Ｈ］番地
へ複写する（Ｓ７）ので、ＢＩＯＳ２を用いてＢＩＯＳ
１が格納されたブロックをプログラミングしている時
（Ｓ９実行中）に、不慮の電源断などが発生してＢＩＯ
Ｓ１が破壊されたとしても、ＢＩＯＳ１が複写されたＢ
ＩＯＳ２が０１００８０［Ｈ］番地に格納されている。
そのため、ユーザがリセット時に選択スイッチ６を押下
すると、図２のラッチ１１がセットされ、その出力２２
はＨｉｇｈとなり、変換データ生成回路１２の出力３４
がＡＮＤゲート１３の出力３５となり、ＣＰＵ２から出
力されてアドレスバス３１上を伝送されるアドレス信号
が０１００００［Ｈ］へと変換され、アドレスバス３２
へと出力され、ＣＰＵ２は、０１００００［Ｈ］番地に
格納された実行開始番地０１００８０［Ｈ］を読み込ん
で、０１００８０［Ｈ］番地に格納されているＢＩＯＳ
２を用いて、メモリ内部を復旧することができる。
【００１８】以上、本発明の一実施例を説明したが、こ
れに限られるものではなく、様々な変形が可能である。
例えば、図１に示した装置１において、必要に応じてＣ
ＰＵやＲＡＭを追加したり、フラッシュメモリ３をＥＥ
ＰＲＯＭではなく他のメモリに置き換えた構成であって
もよく、さらには、装置の用途や使用環境に応じて他の
部品を備えてもよい。また、上記実施例ではアドレスバ
ス３２から出力される変換後のアドレスを固定値とした
が、外部の回路によって可変値を設定し、そのアドレス
に従って、プログラミング処理するように構成してもよ
い。なお、装置としてはプリンタに搭載されるものを例
示したが、本発明はワードプロセッサやゲーム機、電子
楽器など、消去・書き込み可能なメモリを用いる機器に
広く適用でき、対象とするデータについても、装置の種
類や目的に応じてそれぞれの優先度を考慮し、上記ＢＩ
ＯＳ１やＢＩＯＳ２と同様に扱えばよい。さらには、上
記ではリセット時に動作する例を示したが、本発明は、
リセット時のみならず、メモリの内容を書き換える際
に、常に効果的に適用できるものである。
れに限られるものではなく、様々な変形が可能である。
例えば、図１に示した装置１において、必要に応じてＣ
ＰＵやＲＡＭを追加したり、フラッシュメモリ３をＥＥ
ＰＲＯＭではなく他のメモリに置き換えた構成であって
もよく、さらには、装置の用途や使用環境に応じて他の
部品を備えてもよい。また、上記実施例ではアドレスバ
ス３２から出力される変換後のアドレスを固定値とした
が、外部の回路によって可変値を設定し、そのアドレス
に従って、プログラミング処理するように構成してもよ
い。なお、装置としてはプリンタに搭載されるものを例
示したが、本発明はワードプロセッサやゲーム機、電子
楽器など、消去・書き込み可能なメモリを用いる機器に
広く適用でき、対象とするデータについても、装置の種
類や目的に応じてそれぞれの優先度を考慮し、上記ＢＩ
ＯＳ１やＢＩＯＳ２と同様に扱えばよい。さらには、上
記ではリセット時に動作する例を示したが、本発明は、
リセット時のみならず、メモリの内容を書き換える際
に、常に効果的に適用できるものである。
【００１９】
【発明の効果】以上、説明したことから明かなように、
本発明のメモリのプログラミング装置によれば、メモリ
に記憶された重要なデータを必ず該メモリに常駐させつ
つ、全領域の書き換えが可能となる。従って、例えば、
異常時の復旧プログラムやこのプログラムを実行させる
ためのベクタテーブルなどをメモリに常駐させれば、動
作中の不慮の電源断等によってデータが破壊された場合
でも復旧処理が容易に実行できる。しかも、プログラム
ＲＯＭなどを別途装備する必要がないので、装置の組み
立てコストが低減でき、メンテナンス作業も容易にな
る。
本発明のメモリのプログラミング装置によれば、メモリ
に記憶された重要なデータを必ず該メモリに常駐させつ
つ、全領域の書き換えが可能となる。従って、例えば、
異常時の復旧プログラムやこのプログラムを実行させる
ためのベクタテーブルなどをメモリに常駐させれば、動
作中の不慮の電源断等によってデータが破壊された場合
でも復旧処理が容易に実行できる。しかも、プログラム
ＲＯＭなどを別途装備する必要がないので、装置の組み
立てコストが低減でき、メンテナンス作業も容易にな
る。
【図１】本発明の一実施例によるメモリのプログラミン
グ装置の概略構成を示すブロック図である。
グ装置の概略構成を示すブロック図である。
【図２】同メモリのプログラミング装置におけるアドレ
ス変換回路５の構成を示すブロック図である。
ス変換回路５の構成を示すブロック図である。
【図３】同メモリのプログラミング装置におけるフラッ
シュメモリのメモリマップを示す図である。
シュメモリのメモリマップを示す図である。
【図４】同メモリのプログラミング装置の動作を示すフ
ローチャートである。
ローチャートである。
【図５】同メモリのプログラミング装置の動作を示すフ
ローチャートである。
ローチャートである。
１ メモリのプログラミング装置
２ ＣＰＵ（アドレス判断手段、データ書き込み手段、
データ複写手段、データ復元手段） ３ フラッシュメモリ ５ アドレス変換回路（アドレス変換手段） ７ ＲＡＭ（データ保存手段） ８ Ｉ／Ｏユニット（データ入力手段） ３１，３２ アドレスバス（アドレス保持手段）
データ複写手段、データ復元手段） ３ フラッシュメモリ ５ アドレス変換回路（アドレス変換手段） ７ ＲＡＭ（データ保存手段） ８ Ｉ／Ｏユニット（データ入力手段） ３１，３２ アドレスバス（アドレス保持手段）
Claims (3)
- 【請求項１】 データの書き換えが可能なメモリにおけ
る特定のアドレスを保持するアドレス保持手段と、 前記アドレス保持手段が保持するアドレスを変換するア
ドレス変換手段と、 前記メモリに記憶させるデータを入力するデータ入力手
段と、 前記入力手段により入力されたデータを前記メモリに書
き込むデータ書き込み手段と、 前記アドレス保持手段が保持するアドレスが前記書き込
み手段による前記メモリへの書き込み範囲内に含まれる
か否かを判断するアドレス判断手段と、前 記アドレス保持手段が保持するアドレスが示す箇所の
データを、前記メモリにおける前記アドレス変換手段に
よって変換されたアドレスが示す箇所へ複写するデータ
複写手段とを備え、 前記アドレス判断手段により、前記アドレス保持手段が
保持するアドレスが前記書き込み手段による前記メモリ
への書き込み範囲内に含まれると判断された場合には、
当該データ複写手段が前記アドレス保持手段が保持する
アドレスが示す箇所のデータを前記メモリにおける前記
アドレス変換手段によって変換されたアドレスが示す箇
所へ複写した後に、前記データ書き込み手段は前記メモ
リの書き込み範囲に前記入力手段から入力されたデータ
を書き込み、 前記アドレス判断手段により、前記アドレス保持手段が
保持するアドレスが前記書き込み手段による前記メモリ
への書き込み範囲内に含まれないと判断された場合に
は、前記データ複写手段によるデータの複写を行わず
に、前記データ書き込み手段は前記メモリの書き込み範
囲に前記入力手段から入力されたデータを書き込むこと
を特徴とするメモリのプログラミング装置。 - 【請求項２】 前記アドレス判断手段により、前記アド
レス保持手段が保持するアドレスが前記書き込み手段に
よる前記メモリへの書き込み範囲内に含まれると判断さ
れた場合に、前記メモリにおける前記アドレス変換手段
によって変換されたアドレスが示す箇所のデータを保存
するデータ保存手段と、前記データ保存手段が保存する
データを、前記メモリにおける前記アドレス変換手段に
よって変換されたアドレスに復元するデータ復元手段と
を備えたことを特徴とする請求項１に記載のメモリのプ
ログラミング装置。 - 【請求項３】 前記アドレス保持手段に保持された特定
のアドレスが示す箇所のメモリに記憶されるデータは、
異常時にメモリ内部を復旧するための異常復旧処理プロ
グラム及びＢＩＯＳの少なくとも一つであることを特徴
とする請求項１又は２に記載のメモリのプログラミング
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35304192A JP3480957B2 (ja) | 1992-12-11 | 1992-12-11 | メモリのプログラミング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35304192A JP3480957B2 (ja) | 1992-12-11 | 1992-12-11 | メモリのプログラミング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180664A JPH06180664A (ja) | 1994-06-28 |
| JP3480957B2 true JP3480957B2 (ja) | 2003-12-22 |
Family
ID=18428172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35304192A Expired - Lifetime JP3480957B2 (ja) | 1992-12-11 | 1992-12-11 | メモリのプログラミング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3480957B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3292864B2 (ja) * | 1995-02-07 | 2002-06-17 | 株式会社日立製作所 | データ処理装置 |
| US6738894B1 (en) | 1995-02-07 | 2004-05-18 | Hitachi, Ltd. | Data processor |
-
1992
- 1992-12-11 JP JP35304192A patent/JP3480957B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06180664A (ja) | 1994-06-28 |
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