JPS6049331B2 - 読出専用制御記憶部と書替可能制御記憶部をもつ情報処理装置 - Google Patents
読出専用制御記憶部と書替可能制御記憶部をもつ情報処理装置Info
- Publication number
- JPS6049331B2 JPS6049331B2 JP6645777A JP6645777A JPS6049331B2 JP S6049331 B2 JPS6049331 B2 JP S6049331B2 JP 6645777 A JP6645777 A JP 6645777A JP 6645777 A JP6645777 A JP 6645777A JP S6049331 B2 JPS6049331 B2 JP S6049331B2
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Description
【発明の詳細な説明】
本発明は、読出専用制御記憶部と書替可能制御記憶部
を有するマイクロプログラム制御方式の情報処理装置に
おいて、上記２種の制御記憶部の読出し時のアドレス体
係を同一としつつ両者の境界を自由に変更できるように
したものである。
を有するマイクロプログラム制御方式の情報処理装置に
おいて、上記２種の制御記憶部の読出し時のアドレス体
係を同一としつつ両者の境界を自由に変更できるように
したものである。
従来の書替可能制御記憶部をもつマイクロプログラム
制御方式の情報処理装置の多くは、そのメ ーカ独自の
機械語をエミユレートすることを主としている、ユーザ
用命令は一応つけ加えることが可能というものである。
そのため、メーカの機械語をエミユレートするための制
御記憶部は読出専用制御記憶部とし、ユーザ命令用制御
記憶部は書替可能制御記憶部としているものが多い。
上記のような読出専用制御記憶部と書替可能制御記憶部
とをもつ情報処理装置において、制御記憶部のアドレス
体系を読出専用制御記憶部と書替可能制御記憶部とで同
一にすると、その境界の設定が問題となる。
制御方式の情報処理装置の多くは、そのメ ーカ独自の
機械語をエミユレートすることを主としている、ユーザ
用命令は一応つけ加えることが可能というものである。
そのため、メーカの機械語をエミユレートするための制
御記憶部は読出専用制御記憶部とし、ユーザ命令用制御
記憶部は書替可能制御記憶部としているものが多い。
上記のような読出専用制御記憶部と書替可能制御記憶部
とをもつ情報処理装置において、制御記憶部のアドレス
体系を読出専用制御記憶部と書替可能制御記憶部とで同
一にすると、その境界の設定が問題となる。
基本的には境界を固定しても一応満足できるが、上記の
ようなマイクロプログラム制御方式の情報処理装置の特
徴即ちユーザが自分の作成した命令セットを制御記憶に
自由に書込んで使用するという特徴を生カル、一層有効
に活用するためには、境界が可変であることが望まし
い。 本発明は上記の要求に応えるものであつて、読出
専用制御記憶部と書替可能制御記憶部とをもつＪ情報処
理装置において、制御記憶部のアドレス体系を読出専用
制御記憶部と書替可能制御記憶部とで同一としつつ両者
の境界を自由に変更できるようにすることを目的として
いる。
ようなマイクロプログラム制御方式の情報処理装置の特
徴即ちユーザが自分の作成した命令セットを制御記憶に
自由に書込んで使用するという特徴を生カル、一層有効
に活用するためには、境界が可変であることが望まし
い。 本発明は上記の要求に応えるものであつて、読出
専用制御記憶部と書替可能制御記憶部とをもつＪ情報処
理装置において、制御記憶部のアドレス体系を読出専用
制御記憶部と書替可能制御記憶部とで同一としつつ両者
の境界を自由に変更できるようにすることを目的として
いる。
そしてそのため、本発明の読出専用制御記憶部と書替可
能制御丁記憶部とをもつ情報処理装置は、制御記憶アド
レス・レジスタ、境界アドレス・レジスタ、上記制御記
憶アドレス・レジスタの制御記憶アドレスと上記境界ア
ドレス●レジスタの境界アドレスを比較する比較器、上
記制御記憶アドレスと境界アドレスとの差を求める減算
器、読出専用制御記憶部及び書替可能制御記憶部を備え
、上記比較器の比較結果が制御記憶アドレスが上記境界
アドレスより小さいことを示している場合には、上記制
御記憶アドレスによつて上記読出専用制御記憶部がアク
セスされ、上記比較器の比較結果が制御記憶アドレスが
上記境界アドレス以上であることを示している場合には
、上記減算器が出力する制御記憶アドレスと境界アドレ
スとの差によつて上記書替可能制御記憶部がアクセスさ
れるよう構成されていることを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図であり、１は読出専用制御
記憶部、２は書替可能制御記憶部、３は読出専用制御記
憶部１と書替可能制御記憶部２の境界アドレスを保持す
る境界レジスタ、４は制御記憶アドレス・レジスタ、５
は読出専用制御記憶部１又は書替可能制御記憶部２から
読出されたマイクロ命令を保持する操作レジスタ、６は
比較器、７は減算器、８と９はＡＮＤ回路をそれぞれ示
している。
能制御丁記憶部とをもつ情報処理装置は、制御記憶アド
レス・レジスタ、境界アドレス・レジスタ、上記制御記
憶アドレス・レジスタの制御記憶アドレスと上記境界ア
ドレス●レジスタの境界アドレスを比較する比較器、上
記制御記憶アドレスと境界アドレスとの差を求める減算
器、読出専用制御記憶部及び書替可能制御記憶部を備え
、上記比較器の比較結果が制御記憶アドレスが上記境界
アドレスより小さいことを示している場合には、上記制
御記憶アドレスによつて上記読出専用制御記憶部がアク
セスされ、上記比較器の比較結果が制御記憶アドレスが
上記境界アドレス以上であることを示している場合には
、上記減算器が出力する制御記憶アドレスと境界アドレ
スとの差によつて上記書替可能制御記憶部がアクセスさ
れるよう構成されていることを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第１図は本
発明の１実施例のブロック図であり、１は読出専用制御
記憶部、２は書替可能制御記憶部、３は読出専用制御記
憶部１と書替可能制御記憶部２の境界アドレスを保持す
る境界レジスタ、４は制御記憶アドレス・レジスタ、５
は読出専用制御記憶部１又は書替可能制御記憶部２から
読出されたマイクロ命令を保持する操作レジスタ、６は
比較器、７は減算器、８と９はＡＮＤ回路をそれぞれ示
している。
いま、制御記憶アドレス・レジスタ４に格納された制御
記憶アドレスを５ａ１境界アドレス・レジスタ３に設定
された境界アドレスをｂとするとき、ａ＜ｂである場合
には．ＡＮＤ回路８が開かれ、読出専用制御記憶部１が
制御記憶アドレスａによつてアクセスされる。また、ａ
≧ｂである場合には、ＡＮＤ回路９が開か！れ、書替可
能制御記憶装置２が制御記憶アドレスａと境界アドレス
ｂとの差（ａ−ｂ）でアクセスされる。読出されたマイ
クロ命令は操作レジスタ５に格納され、情報処理装置内
の各部に対して制御信号が送出される。
５読出専用制御記憶装置１にはメーカが提供
した基本命令のマイクロルーチンの命令セットが格納さ
れ、書替可能制御記憶部２にはユーザ自身の作つた命令
のマイクロルーチンの命令セットが格納される。
４第２図は境界
のアドレスと使用可能な命令セットとの関係を示す図で
ある。第２図イ、唄ハにおいてＡ，Ｂ，Ｃ・・・Ｆは読
出専用制御記憶部１内に格納された基本命令セットを示
している。第２図イにおいてＧ，Ｈ，Ｊ，Ｋは、ユーザ
の作つた命令セットを示している。第２図イにおいて、
読出専用制御記憶部１の最大アドレスをＡｍとし、境界
アドレスを（Ａｍ＋１）とすれば、読出専用制御記憶部
に格納された基本命令セットＡないしＦの全てと、書替
可能制御記憶部２の命令セットＧ，Ｈ，Ｊ，Ｋが使用で
きる。第２図口は、メーカの提供した基本命令セットの
うち命令セットＤ，Ｅ，Ｆを使用せず、その分ノだけユ
ーザ自身の作つたマイクロ命令を多く使用したい場合の
例を示すものである。
記憶アドレスを５ａ１境界アドレス・レジスタ３に設定
された境界アドレスをｂとするとき、ａ＜ｂである場合
には．ＡＮＤ回路８が開かれ、読出専用制御記憶部１が
制御記憶アドレスａによつてアクセスされる。また、ａ
≧ｂである場合には、ＡＮＤ回路９が開か！れ、書替可
能制御記憶装置２が制御記憶アドレスａと境界アドレス
ｂとの差（ａ−ｂ）でアクセスされる。読出されたマイ
クロ命令は操作レジスタ５に格納され、情報処理装置内
の各部に対して制御信号が送出される。
５読出専用制御記憶装置１にはメーカが提供
した基本命令のマイクロルーチンの命令セットが格納さ
れ、書替可能制御記憶部２にはユーザ自身の作つた命令
のマイクロルーチンの命令セットが格納される。
４第２図は境界
のアドレスと使用可能な命令セットとの関係を示す図で
ある。第２図イ、唄ハにおいてＡ，Ｂ，Ｃ・・・Ｆは読
出専用制御記憶部１内に格納された基本命令セットを示
している。第２図イにおいてＧ，Ｈ，Ｊ，Ｋは、ユーザ
の作つた命令セットを示している。第２図イにおいて、
読出専用制御記憶部１の最大アドレスをＡｍとし、境界
アドレスを（Ａｍ＋１）とすれば、読出専用制御記憶部
に格納された基本命令セットＡないしＦの全てと、書替
可能制御記憶部２の命令セットＧ，Ｈ，Ｊ，Ｋが使用で
きる。第２図口は、メーカの提供した基本命令セットの
うち命令セットＤ，Ｅ，Ｆを使用せず、その分ノだけユ
ーザ自身の作つたマイクロ命令を多く使用したい場合の
例を示すものである。
この場合、基本命令セットＣのマイクロルーチンの最後
のマイクロ命令のアドレスをＡ，とすれば、境界アドレ
スを（Ａ，＋１）に設定する。このように境界アドレス
を設定することにより、使用可能な命令セットはＡ，Ｂ
，Ｃ，Ｄ″，Ｅ″，Ｆ″，Ｇ″，Ｈ″となる。書替可能
制御記憶部２の内容をＧ，Ｈ，Ｊ，ＫからＤ″，Ｅ″，
Ｇ″，Ｈへ変更する場合は、読出専用制御記憶部１に格
納されている基本命令セットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが
使用される。第２図ハは、読出専用制御記憶部１の基本
命令セットＡないしＦを全使用せず、その代りに書替可
能制御記憶部２に格納された命令セットＡ″ないしＦ″
を使用する場合の例を示すものであつて、境界アドレス
は零に設定される。
のマイクロ命令のアドレスをＡ，とすれば、境界アドレ
スを（Ａ，＋１）に設定する。このように境界アドレス
を設定することにより、使用可能な命令セットはＡ，Ｂ
，Ｃ，Ｄ″，Ｅ″，Ｆ″，Ｇ″，Ｈ″となる。書替可能
制御記憶部２の内容をＧ，Ｈ，Ｊ，ＫからＤ″，Ｅ″，
Ｇ″，Ｈへ変更する場合は、読出専用制御記憶部１に格
納されている基本命令セットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆが
使用される。第２図ハは、読出専用制御記憶部１の基本
命令セットＡないしＦを全使用せず、その代りに書替可
能制御記憶部２に格納された命令セットＡ″ないしＦ″
を使用する場合の例を示すものであつて、境界アドレス
は零に設定される。
読出専用制御記憶部１に基本命令セットＡないしＦを格
納する際、書替可能制御記憶部２に先ず基本命令セット
ＡないしＦを格納し、境界アドレスを零に設定してデバ
ッグを行い、完全なものとして後、基本命令セットＡな
いしＦを読出専用制御記憶部１に格納する。
納する際、書替可能制御記憶部２に先ず基本命令セット
ＡないしＦを格納し、境界アドレスを零に設定してデバ
ッグを行い、完全なものとして後、基本命令セットＡな
いしＦを読出専用制御記憶部１に格納する。
以上の説明から明らかなように、本発明によれば次のよ
うな効果が得られる。
うな効果が得られる。
（イ）読出専用制御記憶部に格納されている命令セット
の一部又は全部の代りに、書替可能制御記憶部に格納さ
れた命令セットが使用できる。
の一部又は全部の代りに、書替可能制御記憶部に格納さ
れた命令セットが使用できる。
この機能は命令コードに余裕がなく、使用頻度の少ない
命令コードの実行内容を目的に応じて変更する場合に有
効である。（ロ）書替可能制御記憶部に格納される命令
セットのマイクロルーチンを、読出専用制御記憶部に格
納された命令セットを用いて書替えることが出来る。
命令コードの実行内容を目的に応じて変更する場合に有
効である。（ロ）書替可能制御記憶部に格納される命令
セットのマイクロルーチンを、読出専用制御記憶部に格
納された命令セットを用いて書替えることが出来る。
（ハ）読出専用制御記憶部に格納する命令セットを書替
可能制御記憶部上でデバッグすることが出来る。
可能制御記憶部上でデバッグすることが出来る。
第１図は本発明の１実施例のブロック図、第２図は境界
アドレスと使用可能な命令セットの関係を示す図である
。 １・・・読出専用制御記憶部、２・・・書替可能制御記
憶部、３・・・境界アドレス・レジスタ、４・・・アド
レス・レジスタ、５・・・操作レジスタ、６・・・比較
器、７・・・減算器、８，９・・・ＡＮＤ回路、ａ・・
・制御記憶アドレス、ｂ・・・境界アドレス。
アドレスと使用可能な命令セットの関係を示す図である
。 １・・・読出専用制御記憶部、２・・・書替可能制御記
憶部、３・・・境界アドレス・レジスタ、４・・・アド
レス・レジスタ、５・・・操作レジスタ、６・・・比較
器、７・・・減算器、８，９・・・ＡＮＤ回路、ａ・・
・制御記憶アドレス、ｂ・・・境界アドレス。
Claims (1)
- １ 制御記憶アドレス・レジスタ、境界アドレス・レジ
スタ、上記制御記憶アドレス・レジスタの制御記憶アド
レスと上記境界アドレス・レジスタの境界アドレスを比
較する比較器、上記制御記憶アドレスと境界アドレスと
の差を求める減算器、読出専用記憶部及び書替可能制御
記憶部を備え、上記比較器の比較結果が制御記憶アドレ
スが上記記憶境界アドレスより小さいことを示している
場合には、上記制御記憶アドレスによつて上記読出専用
制御記憶部がアクセスされ、上記比較器の比較結果が制
御記憶アドレスが上記境界アドレス以上あることを示し
ている場合には、上記減算器が出力する制御記憶アドレ
スと境界アドレスとの差によつて上記書替可能制御記憶
部がアクセスされるように構成されていることを特徴と
する読出専用制御記憶部と書替可能制御記憶部とをもつ
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645777A JPS6049331B2 (ja) | 1977-06-06 | 1977-06-06 | 読出専用制御記憶部と書替可能制御記憶部をもつ情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645777A JPS6049331B2 (ja) | 1977-06-06 | 1977-06-06 | 読出専用制御記憶部と書替可能制御記憶部をもつ情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54942A JPS54942A (en) | 1979-01-06 |
| JPS6049331B2 true JPS6049331B2 (ja) | 1985-11-01 |
Family
ID=13316308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6645777A Expired JPS6049331B2 (ja) | 1977-06-06 | 1977-06-06 | 読出専用制御記憶部と書替可能制御記憶部をもつ情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049331B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679343A (en) * | 1979-11-29 | 1981-06-29 | Mitsubishi Electric Corp | Data processing device |
-
1977
- 1977-06-06 JP JP6645777A patent/JPS6049331B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54942A (en) | 1979-01-06 |
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