JPS6048787B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6048787B2 JPS6048787B2 JP7033379A JP7033379A JPS6048787B2 JP S6048787 B2 JPS6048787 B2 JP S6048787B2 JP 7033379 A JP7033379 A JP 7033379A JP 7033379 A JP7033379 A JP 7033379A JP S6048787 B2 JPS6048787 B2 JP S6048787B2
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- processing device
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- processing
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Description
【発明の詳細な説明】
本発明は共通バスを用いてデータ通信を行なう情報処
理装置に関する。
理装置に関する。
近年、複数処理装置に負荷あるいは機能を分散し、該
複数処理装置間のデータの送受を共通バスを用いて行な
うシステム構成が多く採られている。
複数処理装置間のデータの送受を共通バスを用いて行な
うシステム構成が多く採られている。
ところが、このようなシステムに於ては、システムの信
頼性上共通バスを二重化するとともに処理装置を二重化
して同期運転又は待機予備運転で用いることが多く、こ
の場合に転送要求装置は二重化されている処理装置のど
ちらが主処理装置かを知つて転送を行なうなど常に相手
処理装置の状態を把握して転送を行なう必要があつた。
本発明の目的は、共通バスに主／従関係のある複数対
の二重化されている処理装置が接続され、共通バスを使
用して転送を行なう場合に、二重化されている処理装置
が同期運転時又は待機予備運転時に主処理装置はバス上
に送出される転送要求アドレスのうち自処理装置アドレ
ス及び従処理装置アドレスを自処理装置アドレスと判断
して転送を実行し、従処理装置は自処理装置アドレスを
検出しても転送を行なわないようにすることにより転送
先処理装置が同期運転時又は待機予備運転時に転送要求
側処理装置が転送相手処理装置の状態を知ることなく転
送を行なうことを可能とする情報処理装置を提供するこ
とにある。 本発明によれば、対になつている処理装置
に１１ビットだけ違う処理装置アドレスを与え、自処理
装置アドレスの比較検出回路及ひ該比較検出回路で前記
アドレスの異なる１ビットの比較を行なわないようにす
る回路を持たせることで、主処理装置は同期運転時又は
待機予備運転時に共通バス上ｉに送出される処理装置ア
ドレスのうち自処理装置アドレスと従処理装置アドレス
を自処理装置アドレスとみなすことが可能となり、転送
要求側処理装置は転送相手側処理装置のどちらが主処理
装置であるかを知ることなく、転送を行なわせることが
できる情報処理装置が得られる。
頼性上共通バスを二重化するとともに処理装置を二重化
して同期運転又は待機予備運転で用いることが多く、こ
の場合に転送要求装置は二重化されている処理装置のど
ちらが主処理装置かを知つて転送を行なうなど常に相手
処理装置の状態を把握して転送を行なう必要があつた。
本発明の目的は、共通バスに主／従関係のある複数対
の二重化されている処理装置が接続され、共通バスを使
用して転送を行なう場合に、二重化されている処理装置
が同期運転時又は待機予備運転時に主処理装置はバス上
に送出される転送要求アドレスのうち自処理装置アドレ
ス及び従処理装置アドレスを自処理装置アドレスと判断
して転送を実行し、従処理装置は自処理装置アドレスを
検出しても転送を行なわないようにすることにより転送
先処理装置が同期運転時又は待機予備運転時に転送要求
側処理装置が転送相手処理装置の状態を知ることなく転
送を行なうことを可能とする情報処理装置を提供するこ
とにある。 本発明によれば、対になつている処理装置
に１１ビットだけ違う処理装置アドレスを与え、自処理
装置アドレスの比較検出回路及ひ該比較検出回路で前記
アドレスの異なる１ビットの比較を行なわないようにす
る回路を持たせることで、主処理装置は同期運転時又は
待機予備運転時に共通バス上ｉに送出される処理装置ア
ドレスのうち自処理装置アドレスと従処理装置アドレス
を自処理装置アドレスとみなすことが可能となり、転送
要求側処理装置は転送相手側処理装置のどちらが主処理
装置であるかを知ることなく、転送を行なわせることが
できる情報処理装置が得られる。
次に図面を参照して詳細に説明する。
まず、本発明の対象となる情報処理システムは第１図に
示すように、バス制御装置１にはバス２が接続され、そ
のバス２にはバスアダプタ４１１，４１２，゜゜゜・・
・４ｎ，，４ｎ２を介して処理装置３，，，３，２，・
・・・・・３ｎ，，３ｒが接続される。次に、従来の処
理装置の同期運転時の一例を第２図に示す。
示すように、バス制御装置１にはバス２が接続され、そ
のバス２にはバスアダプタ４１１，４１２，゜゜゜・・
・４ｎ，，４ｎ２を介して処理装置３，，，３，２，・
・・・・・３ｎ，，３ｒが接続される。次に、従来の処
理装置の同期運転時の一例を第２図に示す。
この図は第１図における処理装置３，１，３，２を抜き
出したものである。バス２のアトＪレス線２ａはアドレ
スマツチヤー回路６，，６２にまた、制御線、データ線
２ｂはゲート回路５１，５２に入力される。また処理装
置３，，，３１２には主／従関係を示し、主処理装置時
に例えば１’になるフリップフロップ７，，７２および
同期運転を示し、同期運転時に例えば１’になるフリッ
プフロップ８，，８２が設けられる。さらにこの例ては
処理装置３１１の処理装置アドレスＡＯ〜Ａ３を０００
１（Ｂ）とし、処理装置３，，と処理装置３，。は同期
運転をしているものとし、処理装置は同ｌ期運転時には
常に主処理装置のバスアダプタからデータを取り込み両
処理装置へ送るものとする。今処理装置３，，が主処理
装置とし、他の処理装置からバス２を介して処理装置３
，，に転送要求があつたとする。バス２ａ上に転送処理
装置アドレス０００αＢ）が送られてくるとアドレスマ
ツチヤー回路６，が働きゲート５，が開き転送可能とな
る。この時に処理装置３，，と３，。の状態が変わり処
理装置３，。が主処理装置になつたとすると、転送処理
装置アドレス０００αＢ）がバス２ａ上に送られてきて
もアドレスマツチヤー回路６２が動作せず転送が出来な
くなるので転送要求側処理装置は転送処理装置アドレス
０００１（Ｂ）で再度転送要求を行なうことになる。第
３図は上記欠点を解決した本発明における同．期運転時
の一実施例を処理装置３，，，３，。
出したものである。バス２のアトＪレス線２ａはアドレ
スマツチヤー回路６，，６２にまた、制御線、データ線
２ｂはゲート回路５１，５２に入力される。また処理装
置３，，，３１２には主／従関係を示し、主処理装置時
に例えば１’になるフリップフロップ７，，７２および
同期運転を示し、同期運転時に例えば１’になるフリッ
プフロップ８，，８２が設けられる。さらにこの例ては
処理装置３１１の処理装置アドレスＡＯ〜Ａ３を０００
１（Ｂ）とし、処理装置３，，と処理装置３，。は同期
運転をしているものとし、処理装置は同ｌ期運転時には
常に主処理装置のバスアダプタからデータを取り込み両
処理装置へ送るものとする。今処理装置３，，が主処理
装置とし、他の処理装置からバス２を介して処理装置３
，，に転送要求があつたとする。バス２ａ上に転送処理
装置アドレス０００αＢ）が送られてくるとアドレスマ
ツチヤー回路６，が働きゲート５，が開き転送可能とな
る。この時に処理装置３，，と３，。の状態が変わり処
理装置３，。が主処理装置になつたとすると、転送処理
装置アドレス０００αＢ）がバス２ａ上に送られてきて
もアドレスマツチヤー回路６２が動作せず転送が出来な
くなるので転送要求側処理装置は転送処理装置アドレス
０００１（Ｂ）で再度転送要求を行なうことになる。第
３図は上記欠点を解決した本発明における同．期運転時
の一実施例を処理装置３，，，３，。
にて説明するブロック図である。ここで９１，９２はア
ドレス変換回路とする。処理装置３，，の処理装置アド
レスＡＯ〜Ａ３を００００（Ｂ）処理装置３，２の処理
装置アドレスＡＯ〜Ａ１を０００１（Ｂ）とし処理装置
３．，１と３，２は同期運転しているものとする。また
処理装置は同期運転時には常に主処理装置のバスアダプ
タからデータを取込み両処理装置へデータを送るもので
ある。今処理装置３，，が主処理装置とし、他の処理装
置からバス２を介して処理装置３１１に転送要求があつ
たとすると、転送処理装置アドレス０００ＣＸＢ）がバ
ス２ａ上に送られてくる。
ドレス変換回路とする。処理装置３，，の処理装置アド
レスＡＯ〜Ａ３を００００（Ｂ）処理装置３，２の処理
装置アドレスＡＯ〜Ａ１を０００１（Ｂ）とし処理装置
３．，１と３，２は同期運転しているものとする。また
処理装置は同期運転時には常に主処理装置のバスアダプ
タからデータを取込み両処理装置へデータを送るもので
ある。今処理装置３，，が主処理装置とし、他の処理装
置からバス２を介して処理装置３１１に転送要求があつ
たとすると、転送処理装置アドレス０００ＣＸＢ）がバ
ス２ａ上に送られてくる。
アドレス変換回路９，は同期運転と主処理装置であるこ
とにより出力が““１’’となリアドレスマッチヤー回
路６，が働きゲート５，が開き転送可能となる。この時
に処理装置３，，と３，，の主／従状態が変わり、処理
装置３，。が主処理装置になつたとするとバス２ａ上に
送られてくる処理装置アドレス０００αＢ）でアドレス
変換回路９２が働くことによリアドレスマッチヤー回路
６。が動作しゲート５２が開き転送を行なうことが可能
となる。以上のように、本発明は主従関係のある二重化
された複数組の処理装置間を連結する共通バスを用いて
データの転送を行なう場合に、二重化された処理装置ど
うしに１ビットのみ違う処理装置ア・ドレスを割り振る
ことと、処理装置に自処理装置アドレスを比較検出する
手段と、該１ビットの比較を行なわないようにする手段
を持たせることで同期運転時又は待機予備運転時に主処
理装置はバス上に送出されてくる転送要求処理装置アド
レスのうち自処理装置アドレス及び従処理装置アドレス
を自処理装置アドレスと判断して転送を実行することに
よつて転送要求側処理装置は転送先処理装置のどちらが
主処理装置かを知ることなしに転送を行なうことが可能
となる。
とにより出力が““１’’となリアドレスマッチヤー回
路６，が働きゲート５，が開き転送可能となる。この時
に処理装置３，，と３，，の主／従状態が変わり、処理
装置３，。が主処理装置になつたとするとバス２ａ上に
送られてくる処理装置アドレス０００αＢ）でアドレス
変換回路９２が働くことによリアドレスマッチヤー回路
６。が動作しゲート５２が開き転送を行なうことが可能
となる。以上のように、本発明は主従関係のある二重化
された複数組の処理装置間を連結する共通バスを用いて
データの転送を行なう場合に、二重化された処理装置ど
うしに１ビットのみ違う処理装置ア・ドレスを割り振る
ことと、処理装置に自処理装置アドレスを比較検出する
手段と、該１ビットの比較を行なわないようにする手段
を持たせることで同期運転時又は待機予備運転時に主処
理装置はバス上に送出されてくる転送要求処理装置アド
レスのうち自処理装置アドレス及び従処理装置アドレス
を自処理装置アドレスと判断して転送を実行することに
よつて転送要求側処理装置は転送先処理装置のどちらが
主処理装置かを知ることなしに転送を行なうことが可能
となる。
図面の簡単な説明第１図は本発明の対象とするシステム
構成の一例を示すブロック図、第２図は従来の処理装置
の一例を示すブロック図、第３図は本発明の処理装置の
一実施例を示すブロック図である。
構成の一例を示すブロック図、第２図は従来の処理装置
の一例を示すブロック図、第３図は本発明の処理装置の
一実施例を示すブロック図である。
１：バス制御装置、２：バス、２ａ：アドレス線、２ｂ
：バス情報線、制御線、３，，，３，。
：バス情報線、制御線、３，，，３，。
Claims (1)
- １ それぞれ主及び従の関係に設定できる二重化された
複数組の処理装置と、該処理装置間を連結する共通バス
を備え、前記二重化された処理装置が分離運転モード、
同期運転モード、待機予備運転モードで動作できる情報
処理システムにおいて、前記処理装置は各組毎に個別の
アドレスが割り当てられ、前記二重化された処理装置の
個々の処理装置は前記アドレスと、他に対になる処理装
置との識別のためのアドレス１ビットを自処理装置アド
レスとして設定する手段を有し、共通バスに接続されて
いる他の処理装置からの転送要求時にバス上に送出され
る処理装置アドレスと自処理装置アドレスを比較検出す
る手段と、該比較検出時に前記識別アドレス１ビットを
無視する手段及び運転モードを読む手段を持つことによ
り、主処理装置は同期運転モード及び待機予備運転モー
ド時に共通バス上に送出されてくる処理装置アドレスの
うち自処理装置アドレス時、従処理装置アドレス時の両
方に対して応答し情報の送受を行なうことを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033379A JPS6048787B2 (ja) | 1979-06-05 | 1979-06-05 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7033379A JPS6048787B2 (ja) | 1979-06-05 | 1979-06-05 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55162168A JPS55162168A (en) | 1980-12-17 |
| JPS6048787B2 true JPS6048787B2 (ja) | 1985-10-29 |
Family
ID=13428384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7033379A Expired JPS6048787B2 (ja) | 1979-06-05 | 1979-06-05 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048787B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4816990A (en) * | 1986-11-05 | 1989-03-28 | Stratus Computer, Inc. | Method and apparatus for fault-tolerant computer system having expandable processor section |
-
1979
- 1979-06-05 JP JP7033379A patent/JPS6048787B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55162168A (en) | 1980-12-17 |
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